DRAM SDRAM DDR2/3/4/5

[omercury]

SDRAM, DDR, DDR2, DDR3

Сейчас очень модно отправлять RTFM, но попробую в двух словах буквально на пальцах разобрать технологии.
Кстати, DDRx тоже SDRAM))), то есть (Synchronous)Синхронная с (Dynamic)Переменным (Random)Произвольным (Access)Доступом (Memory)Память.
Смысл переменного доступа в (а)переменной длине считвываемого/записываемого потока данных и (б) переменной последовательности слов данных.
Все процессы в обычной SDRAM (3,3v) синхронизированы с положительным перепадом на тактовом входе.
Память типов DDRx (Double Data Rate) отличается от обычной SDRAM тем, что данные читаются/записываются как по положительному, так и по отрицательному перепаду на тактовом входе. На самом деле у DDR дифференциальный вход такта, но для простоты восприятия лучше ИМХО учитывать прямой вход тактовой, на инверсном такт просто противофазный.
DDR разных видов отличаются между собой количеством считываемых/записываемых слов (в данном случае это не uint_16t, а количество пинов внешней шины данных), что достигается удвоенной/учетверённой/увосьмерённой шириной внутренней шины данных.
В DDR первого поколения по одному адресу читается 2 слова, в DDR-II - 4 слова, а в DDR-III - 8 слов последовательно. И считать их нужно обязательно все... Плюс всё это ещё умножается на длину бюрста. Всё это легко увидеть, рассматривая структурные схемы в документации на соответствующие типы памяти.

на MiSTer стоит DDR3 800MHz

Чистейшей воды маркетинг.
На самом деле память работает на тактовой всего лишь 100-200МГц. 800 - эквивалентная пропускная способность, то есть столько было бы, если бы вся внутренняя шина данных была бы выведена наружу. )))
100МГц*8=800. 8 - отношение ширин внутренней к внешней шин данных.

Ну а дальше всё ещё веселей - латентность (задержка). Обозначается как CL - Cas Latency.
Этим понятием указывается количество циклов тактовой с момента подачи сигналов на пины чипа до того момента, как внутри что-то там переключится.
"Обычная" SDRAM имеет от 1(старые чипы) до 3 тактов CL, в DDR тактов стало намного больше - в DDR от 5 и чем больше цифра после DDR, тем их всё больше и больше. Потому, что сама структура схемы управления массивом памяти становится всё сложнее и сложнее, цепочки управляющих сигналов удлинняются, а задержки в кристалле меньше "почему-то" не становятся... Технологический предел.

А по другому ассинхронному варианту - 800mhz /50 раз задержки = 16mhz... что теоретически говорит о том что "в худшем случае" частота в 16mhz таки достижима.

100MHz/(6+6+6+4,5)=4,44. Не считая рефреша.
Увы...

- - - Добавлено - - -

Не вполне корректно сравнивать в общем случае SDRAM без учета рефреша со SRAM. Нужно оговорить подразумеваемые ограничения.

- - - Добавлено - - -

На рефреш по минимуму нужно менее процента времени (скорее даже полпроцента). Да, это почти ничто, если есть возможность куда-нибудь "спрятать" рефреш.

А это зависит от того, насколько Вы готовы усложнить контроллер SDRAM.
Например во время обратного хода луча (СГИ - 12,5% времени), память отображалке экрана совершенно не нужна.
А ведь есть ещё и КГИ.