В общем, вот та часть схемы, что отвечает за синхронизацию обращений к ОЗУ.
Скрытый текст
[свернуть]
К сожалению, редактор не позволяет делать надписи на кириллице, поэтому пометки на великом и могучем английском.
Немного поясню: наверху формируется сигнал выборки страницы ОЗУ, так как на данный момент у меня ОЗУ с разделёнными полями. Две микросхемы по 32 кБ. Доступ к верхним 32 кБ у процессора ничем не ограничен и осуществляется непосредственно.
А вот к нижним доступ через данную схему.
Ниже селектора страниц ОЗУ расположен одновибратор формирователя импульса чтения (записи) ОЗУ и помещения данных в буфер (сигнал WRBUF). Чтение из буфера - сигналом RDRAM0/.
Кто знаком со схемой "Пентагона-128", тот поймёт.
Ниже - схема чтения пикселей графики, под ней - схема чтения атрибутов.
Вернее, не чтения, а чтения из ОЗУ и записи в промежуточный буфер (WRPIX и WRATTR). Сами буферы на другой странице схемы. Их пока здесь нет. Чтобы понять - смотрите опять же схему "Пентагона-128".
В правых частях этих схем расположены детекторы наложения - одновременного обращения к ОЗУ графикой и процессором. Если наступает такой момент, то он сначала детектируется предпоследним триггером, (а всё управление автоматически передаётся процессору, в отличие от схем с Wait). При этом графика, хоть и продолжает формировать импульсы чтения, но в свой буфер записывает не графические данные, а данные по адресу процессора, так как он её перебивает. По окончании цикла обращения процессора к ОЗУ схема формирует повторный импульс чтения графики (при помощи последнего триггера), так как предыдущий был испорчен. Алгоритмы одинаковы для чтения пикселов и атрибутов.
Чтение пикселов и атрибутов разнесено по времени. Атрибуты читаются положительным стробом на C3, а пикселы - отрицательным.
Симуляция сигналов - на таблице под спойлером.
Скрытый текст
[свернуть]
Хорошо видно моменты наложения обращений к ОЗУ и формирование повторных импульсов (обведено).
Ответить с цитированием