У меня давно бродило (да собственно и сейчас пока ещё бродит) желание перевести описание прошивки для FPGA из графической схемы на VHDL - видимо, как программисту - текстовое описание чего либо, напоминающее программу, воспринимается у меня лучше, чем блок схема

В Квартусе есть инструмент для автоматического перевода - но он хорошо косячит. Прошлые попытки кончались не запускаемым в принципе кодом - или вообще слетало при попытке синтеза на ошибках или не прошивка была внешне не запускаемой.

На последнем варианте (точнее, теперь уже предпоследнем) во первых нюансы, связанные с особенностями VHDL, в графике были успешно пофиксины, а результат получился почти без ошибок. Четыре операторы были совсем не понятны, я рискнул их просто закомментировать, получившееся описание успешно синтезировалось и после прошивки были видно - что значительная часть функционала даже работает.

С учётом того, что после конвертации файл vhdl примерно на 90 процентов состоит из SYNTHESIZED_WIRE и логику было понять не реально, начал переименование сигналов в что то осмысленное и отслеживание логики. В процессе (начал вечером в пятницу) в воскресенье наткнулся на нечто непонятное в коде. После консультации было определено, что это косяк копи-паста.

Сегодня получил новый вариант прошивки. Хорошая новость - ввод/вывод с клавиатуры / на экран стал (по крайне мере пока) идеальным - вполне можно использовать SL - он у меня как тест был. Долго грешили на FPGA реализацию серийника, даже были какие то улучшения... А оказалось - проблема не там была

У меня есть пара вопросов к работе прошивки - поэтом продолжу копаться в VHDL