Случилось!!!!!
Схема прошивки из графического представления была переведена на vhdl и сегодня была найдена ошибка преобразования! Плата заработала на этом варианте описания прошивки!
Случилось!!!!!
Схема прошивки из графического представления была переведена на vhdl и сегодня была найдена ошибка преобразования! Плата заработала на этом варианте описания прошивки!
Э... В общем - невольный конфузОб успешности я.. как бы поторопился
Ну что, теперь у меня больше уверенности в том, что получился рабочий файл после преобразования графики в текст
После того, как вроде как взлетевшая прошивка сказал блюэээээ, вернулся к предыдущему файлу, который не работал, но по крайне мере визуально хоть что то выдавал и начал пытать его. После очередного изменения прошивка сдвинулась в направлении АДавайтеПоработаем ещё и через какое то время меня, похоже, посетило внутреннее озарение, потому что потупив в один из моментов в экран минут пять, я вернулся к исходному VHDL (сразу после преобразования) и внёс буквально пять изменений - переопределил 4 сигнала, поправив ссылки со старого варианта сигналов на новые, и выкинул 4 строчки (явные косяки преобразование). После чего синтез, заливка - и вуаля!!
Плюсы
- минимум воздействия на результат преобразования (и была взята для преобразования последняя версия проекта)
- вариант полностью (ТТТ) аналогичен по работе исходному проекту
- поскольку вариант работоспособен, будет понятен любой косяк в работе после редактирования
Минусы
- Я тааааак продвинулся в красивом переименовании и причёсывании сигналов...
В общем - хороший прорыв. Работа продолжается.
И благодаря прорыву (а так же - знакомству с одним из вариантов, на котором может быть посажено преобразования) можно будет вернуться к прошивке мультиконтроллера. Ибо там я тоже сел на неработоспособном преобразовании. А с графической схемой, в отличии от vhdl, мне пока работать тяжелее.
Одна хотелка (не влияющая на работоспособность) пока не даётся...
xolod(18.11.2019)
Ждем, когда можно посмотреть на исходники.
Ну, сами по себе без платы или хотя бы её схемы особого смысла не имеют. К тому же - я не совсем автор, так что только если автор решит выложить. Но пока работа над платой не завершена...
- - - Добавлено - - -
Вдогонку. Сейчас vhdl файл - это массовое скопление операторов типа такого.
SYNTHESIZED_WIRE_216 <= DFF_inst210 or SYNTHESIZED_WIRE_80;
Теоретически, разобраться можно, а практически - для начала его надо хорошо причесать. И это моя первая цель. Кроме того, есть некоторые вопросы к функционированию. И это моя вторая цель. Но вопросы к функционированию касаются именно этой платы, на, скажем 1201.04 их просто не возникает в силу того, что на ней многого нет, а многое сделано по другому...
Однако
- - - Добавлено - - -
Продолжаю шлифовать прошивку. Интегрировал одно существенное изменение из прошлого подхода. Во-первых - всё ещё работает, во-вторых - минус три макроячейки. Если сравнить с исходным графическим вариантом - то минус 11 макроячеек (было занято 243 из 256)
Ради интереса попробовал COP/DEV/NOQ VM: NL: с замером времени. Получилось примерно 250 кб/с. Последний вариант драйвера был в районе 200-210 кб/с. Хм.. Стремиться особо некуда...
- - - Добавлено - - -
Не совсем прав. Стремиться есть куда - но не в PIO
Продолжаю развлекаться с vhdl. Вроде как сегодня было неплохое изменение - прошивка стала работать стабильней, но учитывая недавний фэйл... Пока тестирую
Жду доставки платы и присоединюсь к тестированию.Сообщение от Hunta
Продолжаю развлекаться с vhdl. Вроде как сегодня было неплохое изменение - прошивка стала работать стабильней, но учитывая недавний фэйл... Пока тестирую
Бластер есть?
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)
Ваши права
Ответить с цитированием