Цитата Сообщение от Bolt Посмотреть сообщение
как такое может быть?
Блин, ну английским же по белому написано, что циклы WAIT (от 1 до 7 тактов, программируется битами [7:5] регистров CSx_CTL) вводятся для сигналов CSx и всех внешних шин, чтоб внешние устройства успели сработать. Захват происходит по положительному (rising) перепаду внутреннего тактового сигнала, на входе внешнего wait стоит триггер (фига 8). Цикоы ожидания вводятся со следующего такта после захвата (фига 9) документа ps0192.pdf
От себя замечу, что клок как правило идёт по самому короткому пути внутри кристалла и имеет самые короткие задержки.

Цитата Сообщение от Bolt Посмотреть сообщение
А если "#WAIT deassert" произойдёт за 0.1 нс до "rising edge of the internal system clock" - успеет сработать?
А вот тут и начинается ловля блох...
Наиболее вероятно, что "не успеет", но зависит это от уймы факторов - если к входу подключен двухтактный выход, то может и успеть, а если открытый коллектор, то скорее всего не успеет..

Для максимальной уверенности желательно всю мелочь спрятать в ПЛИС (для рассыпухи частоты великоваты) и синхронизировать всю схему от того же положительного перепада такта, тогда захват wait произойдёт на следующий такт после изменения сигнала, а циклы ожидания вставятся после него.
такт 0 - смена сигнала
такт 1 - захват
такт 2-:-8 цикл ожидания
Ах да, тактировать ЦПУ и ПЛИС одним сигналом.

- - - Добавлено - - -

Цитата Сообщение от andrews Посмотреть сообщение
Выход здесь может быть такой. Для экспериментов изваять все же ядро на FPGA. Потом можно получать большие деньги с Zilog-а
Ога!
"Принеси то, не знаю что..."