Цитата Сообщение от OrionExt Посмотреть сообщение
Вот таки нужна схема!
гы, дык схема реально не существует я чего сделал:
1. поставил на плату z80, i8255, 27c1000, 62512, v9958+(4*81c4256 4464 не было ), ay8910, epm3064-atc100 (100pin);
2. соединил все шиной данных и шиной адреса, без всякого лукавства, ну т.е. a0->a0, d0->d0, wr_n->wr_n и т.д. (ну ясное дело что там a14, a15, a16, a17 для ROM завел с CPLD, ну там внутреннюю шину между vdp и dram тоже как положенно, всякие cs_wr, cs_rd для vdp и oe_n для ROM естественно формирует CPLD в самой прошивке vhdl все сигналы названны четко и понятно);
3. аналоговая часть не важна по сути, ну там содрал все с чужих схем, там где формирование reset, rgb out;
4. еще есть цепи питания, подтяжки неиспользуемых сигналов на 1, интерфейс программирования CPLD - по ним все по даташиту микрух подал;

Цитата Сообщение от OrionExt Посмотреть сообщение
Ладно. Асинхронные триггеры в CPLD будет еще тот источник глюков. Ну, ладно. Раз все так плохо. Предлагаю сосредоточить внимание на тесте VDP (первоначальной версии). ОЗУ тесту не нужно. Достаточно дешифратора I/O (VDP), ПЗУ и CPU. И добиться, что бы работал, как часы.
А шо по триггерам может быть не то? их там аж 3. 1-й держит slot_enable и еще 2 держат 3-bit регистры mapper-a ascii16 (которые пока что вообще не имеют сброса, хотя наверно надо их устанавливать по сбросу в 0 и 1? тут не уверен как этот картридж вообще работает, там в каждой странице есть стартовый код? или по сбросу надо включать страницы 0 и 1?);

test_V2 работает нормально, показует желтый экран и надпись hello world...

теперь как писал уже выше нужны еще пару тройку тестов...