Цитата Сообщение от bigral Посмотреть сообщение
ГЫ! так нету на твоих схемах такого "Ход стандартный." Это другое дело конечно, потому что таким "ходом" можно добиться того что аж:
Что сказать ГЫ! ГЫ! Это очевидно. Медленная логика, против CPLD. Проверь еще! Возможно, начнется дальше, что я не смогу объяснить.

Цитата Сообщение от bigral Посмотреть сообщение
успеет отработать! хм, тогда наверно надо подтянуть таки выходы управления слотами через какойто жирный (50к ?) резистор на массу а этот самый /SLTEN сделать по posedge /PPI а не по negedge.
Раз 3 говорю, завязывайте с этой котовасией (цлк на вход цплд).

Цитата Сообщение от bigral Посмотреть сообщение
Или сам сигнал /RESET процессора должен приходить гораздо позжее чем сигналы /RESET для VDP PPI PSG ?
Тут совсем не понятно.

add:
Цитата Сообщение от bigral Посмотреть сообщение
как токо выставляется /PPI сигнал (который еще и не учитывает A2) то сразу становится активным
Выделил жирным, о чем речь. В моей схеме А2 работает. Это уроки от BEER-IDE как надо делать схемы. Для нас (Вас) А2 не критично, фирменный дешифратор MSX перебирает через 8 байта I/O.