VHDL process, обьясните как работает

[svofski]

И да, always @ вовсе не гарантирует триггеров в цикле, например такая запись:
Код:
reg q;
always @(posedge clock) begin
q = a & b;
end
создаст честную комбинаторику.

Это в каком смысле "честную комбинаторику"? Нетрудно проверить:

Скрытый текст

(это можно скопипастить в https://www.tutorialspoint.com/compi...log_online.php)

/* 
 * Do not change Module name 
*/
module main;
  reg clk=0;
  reg fastclk=0;

  always #5 clk <= ~clk;
  always #1 fastclk <= ~fastclk;

  initial 
    begin
      $display("Hello, World");
      #20 $finish;
    end


  wire q_clocked;
  wire q_unclocked;
  
  reg [1:0] count = 0;
  always #2 count <= count + 1;
  wire a = count[0], b = count[1];

  always @(posedge fastclk) 
    $display("clk=", clk, " a=", a, " b=",b, 
        " q_clocked=", q_clocked, " q_unclocked=", q_unclocked);

  clocked boo1(clk, a, b, q_clocked);
  unclocked boo2(a, b, q_unclocked);
    
endmodule

module clocked(input clock, input a, input b, output reg q);
   always @(posedge clock) begin
        q <= a & b;
   end
endmodule

module unclocked(input a, input b, output reg q);
    always @* begin
        q <= a & b;
    end
endmodule

[свернуть]

[omercury]

Это в каком смысле "честную комбинаторику"? Нетрудно проверить:

Скрытый текст

(это можно скопипастить в https://www.tutorialspoint.com/compi...log_online.php)

/* 
 * Do not change Module name 
*/
module main;
  reg clk=0;
  reg fastclk=0;

  always #5 clk <= ~clk;
  always #1 fastclk <= ~fastclk;

  initial 
    begin
      $display("Hello, World");
      #20 $finish;
    end


  wire q_clocked;
  wire q_unclocked;
  
  reg [1:0] count = 0;
  always #2 count <= count + 1;
  wire a = count[0], b = count[1];

  always @(posedge fastclk) 
    $display("clk=", clk, " a=", a, " b=",b, 
        " q_clocked=", q_clocked, " q_unclocked=", q_unclocked);

  clocked boo1(clk, a, b, q_clocked);
  unclocked boo2(a, b, q_unclocked);
    
endmodule

module clocked(input clock, input a, input b, output reg q);
   always @(posedge clock) begin
        q <= a & b;
   end
endmodule

module unclocked(input a, input b, output reg q);
    always @* begin
        q <= a & b;
    end
endmodule

[свернуть]

Пример действительно поганенький.

[svofski]

Ну вот, триггер. А как иначе, если там posedge?

По-моему правильное утверждение -- это что-то вроде: "декларация сигнала регистром не достаточна для синтеза физического регистра, для этого необходимо, чтобы запись в него тактировалась posedge/negedge". В синтезируемом подмножестве verilog запись в регистр в процессе always без posedge/negedge, -- это почти то же самое, что непрерывное присваивание wire. В безклоковом случае отличие от assign по-моему только в том, что в блоке always можно расписать сложные выражения, пользуясь блокирующими присваиваниями.

На самом деле это уже как-то совсем оффтоп, хоть и проходящий мимо темы ТС по касательной. Прошу прощения.

[omercury]

А как иначе, если там posedge?

2 регистра, разумеется.

блокирующими присваиваниями

Именно в этом и "секрет")))

[bigral]

На самом деле это уже как-то совсем оффтоп, хоть и проходящий мимо темы ТС по касательной. Прошу прощения.

очень даже не оффтоп! а как же быть с ДВУМЯ клоками одновременно? как же так что verilog такое понимает а vhdl нет?

[svofski]

bigral, наверное не совсем так. Просто verilog, как и vhdl, создавался как язык для симуляции. К синтезу их притянули за уши потом. Фактически когда квартуз "компилирует" код, он находит соответствие увиденного какому-то набору шаблонов. Какие-то шаблоны допустимы, какие-то нет. Из-за этого страшная путаница и уже не первое поколение fpga-шников хочет выкинуть все и переписать с нуля.

В синтезируемом подмножестве с помощью always можно сделать несколько видов процессов. Пусть меня поправят настоящие сварщики, если я ошибаюсь.

1) Непрерывное присваивание.

reg r;
always @* r <= expression;

Это то же самое, что

wire w;
assign w = expression;

2) Защелка -- значение залипает пока не случится cond1 или cond2 (ататат! если это случайно -- надо синхронизировать с клоком).

reg r;
always @* begin
   if (cond1) r <= 1;
   else if (cond2) r <= 0;
   // чтобы убрать защелочность достаточно добавить else
   // else r <= 0;
end;

3) триггер

reg r;
always @(posedge clk) begin
  r <= expression;
end

4) триггер с асинхронным сбросом

reg r;
always @(posedge clk or negedge reset_n)
  if (!reset_n)
    r <= 0;
  else
    r <= expression;

По-моему это всё. Все более сложные конструкции либо упрощаются до совпадения с одним из этих паттернов, либо приводят к ошибке синтеза. Каждый из этих случаев достаточно частный. Например, триггер с асинхронным сбросом возможен благодаря тому, что базовые логические элементы имеют асинхронный сброс и принципиально важно, что оба присваивания находятся во взаимоисключающих половинках if - else. Это не потому, что verilog позволяет тактировать один регистр двумя разными клоками. Просто туманность синтаксиса может ввести в заблуждение.

На VHDL регистры с асинхронным сбросом тоже возможны.

а можно сюда скинуть кусок текста оттуда, ато тяжело мне понять как "люди редко пишут" и почему...

Мне сейчас не с руки откапывать. Идея в том, что человек как правило напишет:

always @(posedge clk)
  if (c) r <= 1;
  else r <= a & b;

или

always @(posedge clk)
   r <= (a & b) | c;

Но все эти хитрые конструкции упрощаются к виду:

wire wire123 = (a & b) | c;
always @(posedge clk)
  r <= wire123;

Только обычно сильно более сложные и запутанные. И именно такие они получаются в результате реверса.

[Advertiser]

[omercury]

а как же быть с ДВУМЯ клоками одновременно?

Вас же не смущают 2 клока в VHDL

process (clk, asyncrst_n)

Отчего же смутили те же самые 2 клока в верилоге?

always @(posedge clk or negedge asyncrst_n)

И, кстати, это вовсе не клоки, это, грубо говоря, входы, на манипуляции с которыми должен реагировать синтезируемый элемент.
И даже называется списком чувствительности.

как же так что verilog такое понимает а vhdl нет?

А Вы опишите установку триггера из одного "process" а сброс из другого на VHDL.
А затем попробуйте проделать то же самое на Verilog.
Вы сильно удивитесь, кто из них что умеет на самом деле. И какую ахинею порой допускает.

[bigral]

Вас же не смущают 2 клока в VHDL
Отчего же смутили те же самые 2 клока в верилоге?

нету там в vhdl 2-х клоков

reg r;
always @(posedge clk or negedge reset_n)
if (!reset_n)
r <= 0;
else
r <= expression;

а этот кусок два триггера генерит (смотрю в RTL viewer quartus-a), но не при любых условиях в sense list, иногда пишет warning про то что не может сгенерить триггеры и генерит какуюто пачку нелепой комбинаторики (что вообще дикость... вместо ошибки генерить что попало, такого пожалуй не видел ни в одном компиляторе)

но фраза об изначальной "костыльности" verilog для синтеза конечно может обьяснить все что угодно, это как теория заговора - универсальное обоснование

[IanPo]

а этот кусок два триггера генерит

Там реакция идет на posedge и negedge, т.е. на перепады сигнала. Реакция на перепад сигнала синтезируется в триггер.

[svofski]

а этот кусок два триггера генерит (смотрю в RTL viewer quartus-a), но не при любых условиях в sense list, иногда пишет warning про то что не может сгенерить триггеры и генерит какуюто пачку нелепой комбинаторики (что вообще дикость... вместо ошибки генерить что попало, такого пожалуй не видел ни в одном компиляторе)

На самом деле интересно посмотреть на конкретные примеры. Особенно на случай, когда генерится пачка. Может быть мы смогли бы вместе разобраться в чем там дело.