VHDL process, обьясните как работает

[bigral]

ну вот проект на quartus 13 https://sites.google.com/site/bigral...edirects=0&d=1 тут два примера которые генерят по 2 триггера с асинхронным сбросом, но если помутить с этой фишкой что у sense list-a в verilog можно влепить больше одного "тактирующего сигнала" (сигнала у которого указан тип фронта posedge или negedge), например так:

module async_resetFFstyle2 (rst_n, clk, asyncrst_n, third_n);
  output rst_n;
  input clk, asyncrst_n, third_n;
  reg rst_n, rff1;

  always @(posedge clk or negedge asyncrst_n or posedge third_n)
  if (!asyncrst_n) {rst_n,rff1} <= 2'b0;
  else {rst_n,rff1} <= {rff1,1'b1};
endmodule

то quartus пишет "Critical Warning (10237): Verilog HDL warning at async_resetFFstyle2.v(8): can't infer register for assignment in edge-triggered always construct because the clock isn't obvious. Generated combinational logic instead"
хоть оно и critical, но таки же не error, и генерит одну из тех самых "пачек" мусора (но то такое, спишем на особенности конкретной реализации компилятора)