VHDL process, обьясните как работает

[bigral]

Про триггер с асинхронным сбросом:
https://www.kit-e.ru/articles/circuit/2009_1_96.php
Такая конструкция вполне себе синтезируема.

ОПА! вот это да... что verilog каким-то образом поддерживает процесс С ДВУМЯ КЛОКАМИ???

module async_resetFFstyle2 (rst_n, clk, asyncrst_n);
  output rst_n;
  input clk, asyncrst_n;
  reg rst_n, rff1;

  always @(posedge clk or negedge asyncrst_n)
  if (!asyncrst_n) {rst_n,rff1} <= 2'b0;
  else {rst_n,rff1} <= {rff1,1'b1};
endmodule

это ж по идее не соответствует приведенному vhdl эквиваленту:

library ieee;
use ieee.std_logic_1164.all;
entity asyncresetFFstyle is
port (
	clk : in std_logic;
	asyncrst_n : in std_logic;
	rst_n : out std_logic);
end asyncresetFFstyle;
architecture rtl of asyncresetFFstyle is
signal rff1 : std_logic;
begin
	process (clk, asyncrst_n)
	begin
		if (asyncrst_n = '0') then
			rff1 <= '0';
			rst_n <= '0';
		elsif (clk'event and clk = '1') then
			rff1 <= '1';
			rst_n <= rff1;
		end if;
	end process;
end rtl;

- - - Добавлено - - -

Посмотрите на реверснутые процессоры от Vslav, там как раз это видно. Поскольку это реальное железо, комбинаторика и регистры четко разделены. Люди так редко пишут.

а можно сюда скинуть кусок текста оттуда, ато тяжело мне понять как "люди редко пишут" и почему...

- - - Добавлено - - -

Это защелка, асинхронный элемент и как правило большой ататат в fpga.

У меня как бы дизайн под CPLD altera epm3064. Но интересно само это утверждение, которое для меня концептуально значит что ВСЕГДА надо как минимум 1 pin тратить на INPUT для какого-то CLOCK-a... что правда чтоли? неужели вообще не будет работать "по старинке" как оно на 556рт1 например работает (без clock-a вообще)

[Advertiser]

[Xrust]

bigral, будет и без клока работать. Тут речь о том, что асинхронные триггеры сами по себе генераторы проблем Если в схеме на обычной логике эти баги можно пофиксить навешиванием кондерчиков туда-сюда, то в CPLD с этим сложно, и лучше изначально от этого пути отказаться.

[bigral]

bigral, будет и без клока работать. Тут речь о том, что асинхронные триггеры сами по себе генераторы проблем Если в схеме на обычной логике эти баги можно пофиксить навешиванием кондерчиков туда-сюда, то в CPLD с этим сложно, и лучше изначально от этого пути отказаться.

Концепцию "асинхронные триггеры сами по себе генераторы проблем" не понял. Из всего изложенного в той ссылке про сброс, я вижу такие ключевые моменты:

1. реальные FPGA очень быстрые по сравнению с логикой sn74xxx, изза этого очень короткая "иголка" 1...4нс длинной может вызвать срабатывание в то время как в обычной схеме на sn74xxx все работает нормально так как не хватает скорости реакции у микрух (ну и такое было у того же Vslav когда он подключал КР1801ВМ1 к плате ALTERA DE1, там были фантомные глюки, изза этих "коротких иголок", решилось все навешиванием кондеров на линии управляющей шины).
2. для надежного сброса всех внутренних триггеров во внутренней схеме fpga предлагается завести CLOCK сигнал и как токо снаружи появляется сигнал reset_n из него сформировать "внутренний сигнал сброса reset_int_n" который "продержится" еще 1... или больше тиков этого CLOCK... считается что так все внутренние триггеры гарантированно сбросятся и будут в одном и том же состоянии на следующем после "reset_int_n" тике этого самого CLOCK. (но для моего случая, видимо это смысла не имеет, у меня 1 триггер и нету CLOCK-a).

[omercury]

ОПА! вот это да... что verilog каким-то образом поддерживает процесс С ДВУМЯ КЛОКАМИ???

Это список чувствительности. Означает, что что-то произойдёт по указанному в скобках событию. Также, как и в VHDL, только чуть точнее в данном написании.
Чтоб совсем одинаково было, надо posedge/negedge убрать, тогда станут доступны оба перепада.
И да, always @ вовсе не гарантирует триггеров в цикле, например такая запись:

reg q;
always @(posedge clock) begin
    q = a & b;
end

создаст честную комбинаторику.

это ж по идее не соответствует приведенному vhdl эквиваленту:

Вообще один-в-один.

Кстати, вместо clk'event and clk = '1' можно писать rising edge clk.

[svofski]

И да, always @ вовсе не гарантирует триггеров в цикле, например такая запись:
Код:
reg q;
always @(posedge clock) begin
q = a & b;
end
создаст честную комбинаторику.

Это в каком смысле "честную комбинаторику"? Нетрудно проверить:

Скрытый текст

(это можно скопипастить в https://www.tutorialspoint.com/compi...log_online.php)

/* 
 * Do not change Module name 
*/
module main;
  reg clk=0;
  reg fastclk=0;

  always #5 clk <= ~clk;
  always #1 fastclk <= ~fastclk;

  initial 
    begin
      $display("Hello, World");
      #20 $finish;
    end


  wire q_clocked;
  wire q_unclocked;
  
  reg [1:0] count = 0;
  always #2 count <= count + 1;
  wire a = count[0], b = count[1];

  always @(posedge fastclk) 
    $display("clk=", clk, " a=", a, " b=",b, 
        " q_clocked=", q_clocked, " q_unclocked=", q_unclocked);

  clocked boo1(clk, a, b, q_clocked);
  unclocked boo2(a, b, q_unclocked);
    
endmodule

module clocked(input clock, input a, input b, output reg q);
   always @(posedge clock) begin
        q <= a & b;
   end
endmodule

module unclocked(input a, input b, output reg q);
    always @* begin
        q <= a & b;
    end
endmodule

[свернуть]

[omercury]

Это в каком смысле "честную комбинаторику"? Нетрудно проверить:

Скрытый текст

(это можно скопипастить в https://www.tutorialspoint.com/compi...log_online.php)

/* 
 * Do not change Module name 
*/
module main;
  reg clk=0;
  reg fastclk=0;

  always #5 clk <= ~clk;
  always #1 fastclk <= ~fastclk;

  initial 
    begin
      $display("Hello, World");
      #20 $finish;
    end


  wire q_clocked;
  wire q_unclocked;
  
  reg [1:0] count = 0;
  always #2 count <= count + 1;
  wire a = count[0], b = count[1];

  always @(posedge fastclk) 
    $display("clk=", clk, " a=", a, " b=",b, 
        " q_clocked=", q_clocked, " q_unclocked=", q_unclocked);

  clocked boo1(clk, a, b, q_clocked);
  unclocked boo2(a, b, q_unclocked);
    
endmodule

module clocked(input clock, input a, input b, output reg q);
   always @(posedge clock) begin
        q <= a & b;
   end
endmodule

module unclocked(input a, input b, output reg q);
    always @* begin
        q <= a & b;
    end
endmodule

[свернуть]

Пример действительно поганенький.