Цитата Сообщение от bigral Посмотреть сообщение
ОПА! вот это да... что verilog каким-то образом поддерживает процесс С ДВУМЯ КЛОКАМИ???
Это список чувствительности. Означает, что что-то произойдёт по указанному в скобках событию. Также, как и в VHDL, только чуть точнее в данном написании.
Чтоб совсем одинаково было, надо posedge/negedge убрать, тогда станут доступны оба перепада.
И да, always @ вовсе не гарантирует триггеров в цикле, например такая запись:
Код:
reg q;
always @(posedge clock) begin
    q = a & b;
end
создаст честную комбинаторику.


Цитата Сообщение от bigral Посмотреть сообщение
это ж по идее не соответствует приведенному vhdl эквиваленту:
Вообще один-в-один.

Кстати, вместо clk'event and clk = '1' можно писать rising edge clk.