Цитата Сообщение от Titus Посмотреть сообщение
Ты переводил в FPGA те схемы, которые я отреверсил?
Если да, то там вполне могут быть еще ошибки.
Потому я и стал моделировать (проверять).
Цитата Сообщение от Titus
По схеме же видно, что по INIT сбрасываются биты 1, 7, 13, а по DCLO сбрасываются биты, 4, 5, 15.
Остальные биты произвольны.
Так это и сделано. Значит остальные можно сбросить в 0, а то без сброса они шли крестом и портили начальную картину.