Реверс-инжиниринг УКНЦ (1515ХМ1&2, 1801ВП1, 1801ВМ2)

[Ynicky]

Еще замечу для @Ynicky, что счетчики CTR_LINE_ADR_L, CTR_LINE_ADR_H, U20 - с ускоренным переносом. Если их сделать по обычной схеме, будет ай-яй-яй.

А я их сделал не по обычной схеме, а по поведенческому описанию. А уже синтезатор их переведет в схему (библиотечные элементы) как надо, в зависимости от заданных констрейнов (например рабочая частота).
mk_sCTR_LINE_ADR_L:
process (sPCLC_Q,sLOAD_LINE_ADR_L,sDGIN)
begin
if sLOAD_LINE_ADR_L = '1' then
sCTR_LINE_ADR_L <= sDGIN;
elsif (sPCLC_Q(2) = '1' and sPCLC_Q(2)'event) then
sCTR_LINE_ADR_L <= sCTR_LINE_ADR_L + "1";
end if;
end process;

[Titus]

А я их сделал не по обычной схеме, а по поведенческому описанию. А уже синтезатор их переведет в схему (библиотечные элементы) как надо, в зависимости от заданных констрейнов (например рабочая частота).

Я не разбираюсь в вышеприведенном языке.
А разница между обычным счетчиком и счетчиком с ускоренным переносом большая.
Обычный меняет свое состояние конвейерно, от младших бит к старшим. А счетчик с ускоренным переносом - одновременно. Если не предусмотреть это, то схема может работать некорректно.

[Ynicky]

счетчик с ускоренным переносом - одновременно

Синтезаторы (в том числе и Quartus) так и делают.

[andreil]

Синтезаторы (в том числе и Quartus) так и делают.

К сожалению - нет. Уже не раз синтезировал такие счётчики у себя и порой ловил глитчи на них, потому что биты выставлялись асинхронно новые. Было очень заметно, потому что это было в генераторе видеосигнала, логика сброса счётчиков и формирование сигнала конца строки (для инкремента по Y) была полностью асинхронной - в итоге иногда при запуске на FPGA пролетало 2 инкремента подряд, в итоге видеосигнал не определялся монитором вообще.
Так что, если логика после счётчиков асинхронная - надо делать схему с ускоренным переносом или буферировать.
А приведённый выше код Quartus собирал цепочкой D-триггеров банально - посмотри, что вышло в Post-Fit.

[Ynicky]

Да, не понятно почему выходные биты идут через комбинаторную логику.
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity cnt is
port(ld, clk : in std_logic;
din : in std_logic_vector(2 downto 0);
qout : out std_logic_vector(2 downto 0));
end;

architecture behavior of cnt is
signal sCNT: std_logic_vector(2 downto 0);
begin
process (ld,clk,din)
begin
if ld = '1' then
sCNT <= din;
elsif (clk = '1' and clk'event) then
sCNT <= sCNT + "1";
end if;
end process;

qout <= sCNT;

end;



- - - Добавлено - - -

А если загрузку сделать синхронной, то выходы от триггеров:
process (ld,clk,din)
begin
if (clk = '1' and clk'event) then
if ld = '1' then
sCNT <= din;
else sCNT <= sCNT + "1";
end if;
end if;
end process;

[Hunta]

Да, не понятно почему выходные биты идут через комбинаторную логику.

Надо смотреть шаблоны. Со счётчиками ещё не имел дело, в основном - блоки памяти. Немного отошёл от шаблона - и усё, вместо использования встроенных блоков памяти - куча триггеров (вплоть до исчерпания максимального количества ЛЭ).

[Ynicky]

Ну раз такое дело, сделаю счетчики на россыпи.

[Vslav]

Да, не понятно почему выходные биты идут через комбинаторную логику.
...
А если загрузку сделать синхронной, то выходы от триггеров:

Вот именно потому что если загрузка асинхронная, то получаем латч и выходы комбинаторикой нагружаем.
Я не очень понимаю, это для моделирования (тогда латчи пофиг) или синтеза? Если синтез, то неужели Квартус не ругается?

[Ynicky]

Это синтез. И не ругается. Только сообщает о LATCH.
Warning (13004): Presettable and clearable registers converted to equivalent circuits with latches. Registers power-up to an undefined state, and DEVCLRn places the registers in an undefined state.
Warning (13310): Register "sCNT[0]" is converted into an equivalent circuit using register "sCNT[0]~_emulated" and latch "sCNT[0]~1"
Warning (13310): Register "sCNT[1]" is converted into an equivalent circuit using register "sCNT[1]~_emulated" and latch "sCNT[1]~5"
Warning (13310): Register "sCNT[2]" is converted into an equivalent circuit using register "sCNT[2]~_emulated" and latch "sCNT[2]~9"

[andreil]

Это синтез. И не ругается. Только сообщает о LATCH.
Warning (13004): Presettable and clearable registers converted to equivalent circuits with latches. Registers power-up to an undefined state, and DEVCLRn places the registers in an undefined state.
Warning (13310): Register "sCNT[0]" is converted into an equivalent circuit using register "sCNT[0]~_emulated" and latch "sCNT[0]~1"
Warning (13310): Register "sCNT[1]" is converted into an equivalent circuit using register "sCNT[1]~_emulated" and latch "sCNT[1]~5"
Warning (13310): Register "sCNT[2]" is converted into an equivalent circuit using register "sCNT[2]~_emulated" and latch "sCNT[2]~9"

Это и есть "ругается" - оно же явно пишет, что "добавило latch". Если писать всё нормально, такого не пишет.