Реверс-инжиниринг УКНЦ (1515ХМ1&2, 1801ВП1, 1801ВМ2)

[Titus]

Специально режимы когда будет некомплиментарность я не выискивал, все делал по стандартной методике - создал компаратор шин, прогнал заводские тесты, автоматизированнм методом убедился что комплиментарность всегда наблюдается и потом ненужную AY в синхронных моделях выбросил. Хочешь поискать некомплиментарность сам?

Я уже нашел все, и выяснил что некомплиментарности там нет) Я же приписал потом, что ответ на второй вопрос я сам нашел)

- - - Добавлено - - -

SXT_RXY активирует расширение знака
SXT_Y=0 - расширять по старшему биту младшего байта, SXT_Y=1 - расширить нулевым байтом.
QSWP - на буферный регистр данных (на Q-bus) выполняется запись по нечетному адресу, соответственно надо блокировать расширение знака (а то затрет старший байт, который собственно всегда нужен при такой записи)

А вот тут какая-то нестыковка, когда SXT_Y=1.
Смотри, SXT_Y = 1, значит T7364 и T7382 закрыты, а значит линии NET01970 и NET01973 подтянуты к плюсу.
А значит при установленном SXT_RXY, шина AX8..15 и /AY8..15 будут в нуле (вышеописанные 00 на комплиментарных шинах). А раз шины в 0, то запись в старшую часть регистров произойти не сможет, в них останется то, что было до этого.

[Vslav]

А раз шины в 0, то запись в старшую часть регистров произойти не сможет, в них останется то, что было до этого.

Да, это я забыл:

assign axy_wh  = ~(sxt_rxy & sxt_y);

SXT_RXY=1 и SXT_Y=1 маскирует запись в старшую половину словного регистра.
Но, ЕМНИП, не все регистры пишуться с AX/AY, и если выбросить SXT_Y из уравнения AX, то процессор какие-то тесты фейлил (ЕМНИП).

[Titus]

Но, ЕМНИП, не все регистры пишуться с AX/AY, и если выбросить SXT_Y из уравнения AX, то процессор какие-то тесты фейлил (ЕМНИП).

Вот это я не понял, какие тесты.

[Ynicky]

Пока вот так:

[Titus]

На счет некомплиментарной записи - есть запись только с шины AX. Например, PC_WAX.

При такой записи, если у нас на шине 00, комбинация, которая оставляет без изменений содержимое регистра, если запись комплиментарная. То в случае, если запись только с шины AX, в регистр будет записан 0. Правда, пока что непонятно, используется это или нет.

[Vslav]

Вот это я не понял, какие тесты.

Заводские 7914xx. Сначала отлаживалась оригинальная асинхронная модель. А переход к синхронной делался маленькими шажками.
И после каждого маленького шажка прогонялся набор заводских тестов 401, 402, 404 и сравнивалось время исполнения в тактах относительно эталона.
Вот выкидывание sxt_y вызывало сбой тестов.

[Advertiser]

[Titus]

Пока вот так:

Красиво, и курсор есть)

[Titus]

@Vslav, покажи, плиз, графики вот этих сигналов:

Скрытый текст

[свернуть]

Еще одну избыточность нашел (предварительно) - это логика получения сигнала RD2. Он получается, если совпадают сигналы /ALU_S3 и ALU_S5. Но они по фазе никогда не совпадают, поэтому RD2 всегда равен ALU_S5.

[Vslav]

Из всего этого безобразия alu_s[5..0], в синхронной модели осталось только два сигнала.

[Titus]

Из всего этого безобразия alu_s[5..0], в синхронной модели осталось только два сигнала.

Есть два момента.

1. Меня очень радует, что мои теоретические графики совпали с Verilog'истыми.
2. Нашел ошибочку в твоем графике: SALU должен быть как ALU_S1 or ALU_S3. У тебя же он равен ALU_S3.

p.s.: Видишь, как хорошо, когда каждым своим путем идет. Потом сравниваешь реверсы, и находишь ошибочки)