Реверс-инжиниринг УКНЦ (1515ХМ1&2, 1801ВП1, 1801ВМ2)

[Vslav]

Да, SALU должен быть как ALU_S1 or ALU_S3. Сигнал SALU управляет функцией ALU, просто немножко раньше случается конфигурация, результат фиксируется все равно в конце (то есть по ALU_S3), поэтому логической ошибки нет. В синхронных моделях сигнала SALU вообще нет, но поправить стоит, да.

[Titus]

Сигнал SALU управляет функцией ALU, просто немножко раньше случается конфигурация, результат фиксируется все равно в конце (то есть по ALU_S3)

Конечно, есть такой класс ошибок, которые могут вообще ни на что не влиять.
А могут и влиять. Тайно и коварно)
А могут влиять и явно, что предпочтительнее всего.

[Titus]

@Vslav, что означают сигналы ABORT и RESET? Ну и производная от них MCRES.

[Vslav]

что означают сигналы ABORT и RESET? Ну и производная от них MCRES.

RESET - внешний сброс по DCLO/ACLO
ABORT - ошибка шины (тайм-аут)
MCRES - сброс микропрограммного автомата

[Titus]

Посмотрел на цепи DCLO и ACLO.
Думаю, что если не реализовать их правильно, то в УКНЦ можно такой косяк выловить, т.к. ПП может программно рулить этими линиями для ЦП.

- - - Добавлено - - -

В общем, по DCLO ровным счетом ничего не происходит, кроме как устанавливается INIT, сбрасывается и останавливается тактирование, и идет принудительно подтверждение завершения цикла ACLO.
А учитывая то, что при отрицательном фронте CLCI тактирование по приходу DCLO останавливается мгновенно, возможны иголки и глюки на внутренних цепях, тактируемых F1 и /F1.

[Titus]

В общем, еще больше склоняюсь к выводу, что процессор не может работать в статике.
Тот, кто тестировал на стенде с медленным CLCI, видимо, не очень медленно его тактировал. Надо попробовать ОООЧЕНЬ медленно. Прям совсем.
Что же касается существования верхних транзисторов, которые, якобы, могут быть одновременно и слабыми источниками тока, играя роль depletion load, и при этом управляться, давая сильный ток - еще более усомнился, увидев в PLM условных переходов сочетание в верхнем плече обычного силового транзистора на плюс, и обычного depletion load (например T13512 и T13517). Т.е. там, где надо ставят такую пару, и никакого тайного другого depletion load не существует.

- - - Добавлено - - -

Да, и еще у PLM ветвлений три линии (B3, B4, B5) одинаковые. Можно выкинуть, оставив одну.
Отвечаю они за биты на шине AD - 12, 13 и 15 соответственно.

[Ynicky]

Хочу проверить в ЦП регистровый механизм доступа к планам памяти 1 и 2.
А какой командой снять режим HALT в ЦП, чтобы был доступ к регистрам ввода/вывода?

[Vslav]

В общем, еще больше склоняюсь к выводу, что процессор не может работать в статике.

Я придерживаюсь другого мнения - есть вероятность что производитель статику проверял, раз в документации заявлено - испытания могли проводиться.

и никакого тайного другого depletion load не существует.

Недоказуемо, по-крайней мере, с обычным микроскопом.

три линии (B3, B4, B5) одинаковые. Можно выкинуть, оставив одну.

Не совсем так - функция в матрице ветвления формируется по вертикали, а не по горизонтали. Можно было бы подать на один ряд B3 | B4 | B5, и это повлияет на времянку. Но матрица она и есть матрица, топологически так задумано чтобы набирать функции в канонической форме, поэтому оптимизация тут намеренно исключена. Для FPGA тоже нет смысла оптимизировать руками, синтезатор и фиттер сами сделают это совсем нечеловеческим образом.

[Titus]

Я придерживаюсь другого мнения - есть вероятность что производитель статику проверял, раз в документации заявлено - испытания могли проводиться.

Логика подсказывает иное.
Но проверить это можно только на стенде.

- - - Добавлено - - -

Можно было бы подать на один ряд B3 | B4 | B5, и это повлияет на времянку. Но матрица она и есть матрица, топологически так задумано чтобы набирать функции в канонической форме, поэтому оптимизация тут намеренно исключена. Для FPGA тоже нет смысла оптимизировать руками, синтезатор и фиттер сами сделают это совсем нечеловеческим образом.

Не можно, а нужно обьеденить все три линии по OR. И выкинуть две строки в матрице.
Это для FPGA оптимизирует синтезатор, а я программист и мне нравится оптимизированная логическая схема.

- - - Добавлено - - -
@Vslav, а линии NA как расшифровываются? Как линии с неопознанной деятельностью?

- - - Добавлено - - -

А какой командой снять режим HALT в ЦП, чтобы был доступ к регистрам ввода/вывода?

Очевидно, нужно вызвать прерывание, переводящее процессор в режим USER.
Но это лучше скажут специалисты по процессору @Alex_K и @Vslav.

[Alex_K]

Хочу проверить в ЦП регистровый механизм доступа к планам памяти 1 и 2.
А какой командой снять режим HALT в ЦП, чтобы был доступ к регистрам ввода/вывода?

Как я понимаю, уже закачана тестовая программа в системное ОЗУ ЦП с адресами 0160000-0177777? Если так, то доступ к пространству USER из HALT-режима можно организовать командами MFUS (код 021) и MTUS (код 031). Эти команды можно употреблять только в HALT-режиме. Команда чтения MFUS фактически исполняет команду MOV (R5)+,R0, читая из адресного пространства USER. Команда записи MTUS фактически исполняет команду MOV -(R5),R0, записывая в адресное пространство USER.

Либо можно закачать тестовую программу в диапазон 0-0157777 и перейти на неё командой START (код 012). Для начала необходимо установить копии PC и PSW командами WCPC (код 032) и WCPS (код 034), а затем дать команду START. Установка копий PC и PSW обязательно должно производится при запрещённых прерываниях.

MTPS #200
MOV #1000,R0
WCPC
MOV #200,R0
WCPS
START