Реверс-инжиниринг УКНЦ (1515ХМ1&2, 1801ВП1, 1801ВМ2)

[Ynicky]

Да, сложновато.
Выкрутился по другому. Из ПП с помощью регистрового механизма записываю в ЦП по адресам o160000 и o160002 следующие значения: #100000 и #200, а тестовую программу с адреса o100000.
Тест при моделировании проходит, а в железе нет. Буду разбираться. Хотя тесты регистрового механизма в ПП работают в железе.

[Advertiser]

[Alex_K]

Да, сложновато.
Выкрутился по другому. Из ПП с помощью регистрового механизма записываю в ЦП по адресам o160000 и o160002 следующие значения: #100000 и #200, а тестовую программу с адреса o100000.

Ну можно и так, хотя никакой сложности, по моему, нет. А что в железе конкретно не проходит? Регистр адреса планов там просто регистр, должен читаться и записываться через адрес 0176640. А вся работа происходит при чтении и записи регистра данных 0176642. В этом отличие от контроллера ПП.

[Titus]

Расшифровал PLM условных переходов.

Вернее, написал программу, которая по матрице все расшифровала, а я уже потом вручную подписал мнемоники, соответствующие кодовым маскам.

Условные обозначения:
NA4, NA5 - пока что неведомый мне код режима.
Ну а остальное все понятно - битовая маска кода операции, флаги и расшифровка мнемоники

NA4 = 1, NA5 = 1:

0.000.x00.1xx			BR
0.000.xx1.1xx   Z=1		BEQ, BLE
x.000.x01.1xx   Z=1		BEQ, BLOS
1.000.x11.0xx   C=0		BCC
1.000.xx1.1xx   C=1		BCS, BLOS
1.000.x00.0xx   N=0		BPL
1.000.x00.1xx   N=1		BMI
1.000.x10.0xx   V=0		BVC
1.000.x10.1xx   V=1		BVS
0.000.x10.0xx   V=1,N=1		BGE
0.000.x10.0xx   V=0,N=0		BGE
0.000.x1x.1xx   V=1,N=0		BLT, BLE
0.000.x1x.1xx   V=0,N=1		BLT, BLE


NA4 = 1:

0.000.x01.0xx   Z=0,		BNE   
1.000.x01.0xx   C=0,Z=0		BHI
0.000.x11.0xx   V=1,Z=0,N=1	BGT
0.000.x1x.0xx   V=0,Z=0,N=0	BGT, BGE


NA4 = 0, NA5 = 1:

BIT_13 | BIT_14 | BIT_15 = 1


NA4 = 1, NA5 = 0:

Z=0


NA4 = 0, NA5 = 0:

N=0

[Vslav]

Не можно, а нужно обьеденить все три линии по OR. И выкинуть две строки в матрице.
Это для FPGA оптимизирует синтезатор, а я программист и мне нравится оптимизированная логическая схема.

Ты не видишь всей картины целиком, повторюсь - функция считается по вертикали (если смотреть на мою схему), даже с точки зрения эмулятора твоя "оптимизация" потребует лишней операции в программе. Твой дополнительный "if (rq & (0x7 << 3))" будет совсем не в тему (потому что он дублирует & при вычислении столбцов). Открой vm2_oplm.v, и посмотри как матрица описана и подумай как это оптимально сделать на Си, раз уж ты программист . И, тем более, про SSE2 я не просто так писал Всю эту матрицу ветвления можно чпокнуть целиком за 3-4 векторных инструкции x86.

а линии NA как расшифровываются? Как линии с неопознанной деятельностью?

Next Address (Field).

Очевидно, нужно вызвать прерывание, переводящее процессор в режим USER.

Или использовать инструкции "доступ к чужому пространству"

[Hunta]

Пока эта "схема не на транзисторах" не будет доказана хотя бы прохождением тестов - толку от неё никакого.
Ибо нарисовать можно что угодно и отдельные части могут даже работать, а на интеграционных тестах всё полетит лесом.

[Vslav]

Вот код матрицы на Verilog

module vm2_plb_model
(
   input  [13:0] rq,
   output sp
);
wire [19:0] p;

function cmp
(
   input [13:0] ai,
   input [13:0] mi
);
begin
   casex(ai)
      mi:      cmp = 1'b1;
      default: cmp = 1'b0;
   endcase
end
endfunction

assign p[0]    = cmp(rq[13:0], 14'b111x1xx0000100);
assign p[1]    = cmp(rq[13:0], 14'bx1000xx00001x0);
assign p[2]    = cmp(rq[13:0], 14'b110xxxx1000000);
assign p[3]    = cmp(rq[13:0], 14'bx1101xx0000110);
assign p[4]    = cmp(rq[13:0], 14'b11xx1xx1000101);
assign p[5]    = cmp(rq[13:0], 14'b11xxxxx0000001);
assign p[6]    = cmp(rq[13:0], 14'bx1x0xxx0000010);
assign p[7]    = cmp(rq[13:0], 14'bx1x0x0x1000010);
assign p[8]    = cmp(rq[13:0], 14'b11xx0xx1000100);
assign p[9]    = cmp(rq[13:0], 14'b11xxx1x1000x11);
assign p[10]   = cmp(rq[13:0], 14'b110x0xx0000100);
assign p[11]   = cmp(rq[13:0], 14'b110x1xx00001x1);
assign p[12]   = cmp(rq[13:0], 14'b11xxx0x1000110);
assign p[13]   = cmp(rq[13:0], 14'b111x0xx00001x1);
assign p[14]   = cmp(rq[13:0], 14'b111xxxx1000001);
assign p[15]   = cmp(rq[13:0], 14'b10xxxx0xxxxxxx);
assign p[16]   = cmp(rq[13:0], 14'b11x1xxx0000x11);
assign p[17]   = cmp(rq[13:0], 14'b01x0xxxxxxxxxx);
assign p[18]   = cmp(rq[13:0], 14'b11x1xxxx000011);
assign p[19]   = cmp(rq[13:0], 14'b000xxxxxxxxxxx);

assign sp = ~|p[19:0];
endmodule

Вот прототип функции на С без векторных инструкций:

#define cmp(x, value, mask) !((x) ^ (values)) & (mask)

unsigned int vm2_plb(unsigned int rq)
{
    return !(cmp(rq, 0b11101000000100, 0b11101001111111) ||
             ...
             cmp(rq, 0b11101000000100, 0b11101001111111));
}

Как только какой-то cmp() выдаст совпадение - вычисление прекратиться. При наличии SSE2 cmp() можно делать не 20 раз по 14 бит, а сразу вломить одним 512 битным.
PS. Камрады, а вам не кажется что ВМ2 тут оффтопик? И потом - эти посты тут будет сложновато найти.

[Titus]

PS. Камрады, а вам не кажется что ВМ2 тут оффтопик? И потом - эти посты тут будет сложновато найти.

Можно переименовать тему в ХМ1515 и ВМ2)

- - - Добавлено - - -

Ты не видишь всей картины целиком, повторюсь - функция считается по вертикали

Я все прекрасно вижу)
Ты смотришь глазами железячника, и даже советы твои по поводу SSE и сверх-широких операций идут с точки зрения железячника)

- - - Добавлено - - -

Пока эта "схема не на транзисторах" не будет доказана хотя бы прохождением тестов - толку от неё никакого.
Ибо нарисовать можно что угодно и отдельные части могут даже работать, а на интеграционных тестах всё полетит лесом.

А это к чему фраза? )

[Hunta]

Можно переименовать тему в ХМ1515 и ВМ2)

И как это поможет с

эти посты тут будет сложновато найти.

А это к чему фраза?

К факту наличия доказательств корректности работы схемы "не в транзисторах"

Результат работы Vslav очень просто пощупать и проверить. Как это сделать с твоей схемой - я пока не понимаю.

[Titus]

Как это сделать с твоей схемой - я пока не понимаю.

Думаю, что варианта как минимум два. Когда схема будет дорисована и дооптимизирована, то:
1. Реализовать ее в Verilog'e, как любит Vslav и Yniky.
2. Написать по логической схеме эмулятор.

[Hunta]

Написать по логической схеме эмулято

Это не будет доказательством, ибо сначала надо будет доказать, что эмулятор написан именно по логической схеме, а не по тому, как автор эмулятора ей понял.

Реализовать ее в Verilog'e, как любит Vslav и Yniky.

Уже есть. Поэтому совсем не понятно - кто будет ещё раз это делать?