Реверс-инжиниринг УКНЦ (1515ХМ1&2, 1801ВП1, 1801ВМ2)

[Vslav]

Чтобы не поддерживать этот спор, я просто его прекращу) Ибо, говорить десятый раз одно и то же мне кажется уже контрпродуктивно. Тем более, что каждый останется при своем)

Но попытаться вывести застрявшего товарища на стратегическое направление стоило, открыл бы для себя мир FPGA. А то Quartus рисовалку в логических элементах уже лет 10 не поддерживает
Update: насчет Quartus, оказывается я неправ, схему ввести можно. Вернули что ли? Я помню что они когда-то схемный ввод дропнули.

[Advertiser]

[Titus]

Но попытаться вывести застрявшего товарища на стратегическое направление стоило, открыл бы для себя мир FPGA. А то Quartus рисовалку в логических элементах уже лет 10 не поддерживает

Смысла нет, т.к. пока что я не занимаюсь ФПГАшками. И так проектов много, не говоря уже о всякой мелочи. Некоторые бы надо и в утиль сдать уже.

- - - Добавлено - - -

Пока что, кстати, проверил некоторое количество RS-триггеров, убедился, что в 3-е состояние встать не могут, и оптимизировал схему.

- - - Добавлено - - -
@Vslav, посчитай, плиз, вот эти сигнальчики:

Скрытый текст

[свернуть]

[Vslav]

А как с оптимизацией матрицы ветвлений? Посоревнуемся в наиболее быстрой реализации? Потому что я полагаю что твоя оптимизация и в программной реализации не нужна. А вдруг я ошибся?
Честно говоря, моя первая реализация основной матрицы ВМ1 на Си была не очень оптимальной, потом gid (ЕМНИП) писал эмулятор и предложил намного более быстродействующий вариант. Мне это было важно, я не заморачивался ни c векторизацией ни c многопоточностью, просто на одном ядре перебирал все варианты входных переменных (31 штука, ЕМНИП - 2 миллиарда вариантов), было минут 30 за итерацию, после оптимизации хватало пары минут.

[Titus]

Интересно, зачем питание PLM предварительного декодера инструкций (SD1) завязано на BRA_REQ.

- - - Добавлено - - -

А как с оптимизацией матрицы ветвлений? Посоревнуемся в наиболее быстрой реализации? Потому что я полагаю что твоя оптимизация и в программной реализации не нужна. А вдруг я ошибся?

Мне пока не до соревнований. Я готов заранее уступить пальму первенства вместе с кадкой)

- - - Добавлено - - -

Вообще, если посмотреть, то ВМ2 это монстр по размеру по сравнению со всеми 1515ХМ вместе взятыми)

[Vslav]

[Titus]

В общем, все правильно я нарисовал. Один сигнал подправил и все. Это радует, что теория совпадает с практикой.

[AFZ]

Кстати, коллеги, а можно вопрос слегка не в тему? Чем вы пользуетесь для программирования FPGA, Верилогом или VHDL ? Я вот тут начал с Верилога, вроде-бы не так страшен черт, как его малюют...

[Ynicky]

Я в VHDL, так как когда начинал (конец прошлого века), Verilog-а еще не было.

[Vslav]

Чем вы пользуетесь для программирования FPGA, Верилогом или VHDL ?

VHDL vs Verilog оно примерно как Pascal vs C. VHDL требует более строгой типизации и более громоздок.
Verilog эволюционировал в System Verilog, там много плюшек.
Но я, например, в своих хобби-проектах придерживаюсь канона Verilog-2001 (ну типа C99) чтобы легче портировалось.

[TheGWBV]

Может кто-то уже поставил себе в УК-НЦ на место 1515ХМ2-001 замену на FPGA?! Вроде бы её место удобное и для размещения расширителя функционала какого-нибудь...