Реверс-инжиниринг УКНЦ (1515ХМ1&2, 1801ВП1, 1801ВМ2)

[Titus]

похоже потому что rplys становится высоким и никаких проблем с DIN нету.

Да, ты прав. Проследил всю цепочку. Схема очень большая, иногда логически трассировать сигналы назад непросто)
На твоей модели гораздо проще, нарисовал и все. Но мне хочется, чтобы мои графики, построенные теоретически, совпали с твоими графиками в симуляторе.

А цепочка такая - MCRES=1 -> SYNC_CLR=1 -> SYNC_S0 = 0 -> RPLYS=1 -> DIN_SET=0.

- - - Добавлено - - -

Есть еще один несимметрично воздействующий сигнал RSACK, который, придя в момент DIN, также раскорячил бы выходной каскад, если бы не одно но - этот же RSACK переводит выходной каскад DIN в Z-состояние, поэтому все безобразие нейтрализуется.

[Advertiser]

[Titus]

Попробовал нарисовать теоретические графики цикла чтения.

Ох, и сложное это занятие по сравнению с 1515ХМ.
Разумеется, моделировать на симуляторе и проверять в миллион раз практичнее и безошибочнее.
Зато в теории можно нарыть какие-то баги, нюансы и т.д. А уже потом их можно моделировать, чтобы убедиться, что все так.
Например, нарисовал, что минимальный цикл чтения занимает 8 тактов. Стал искать лазейки, и выяснил, что если подать упреждающий RPLY синхронный с SYNC, то цикл можно сократить до 6 тактов. Не знаю, хак это или штатно так положено. И вообще, промоделировать такое не могу, может только владелец модели @Vslav. Но как тема для размышления - интересная.

Графики привожу сокращенные, оставив основные сигналы, а то простыня будет на всю страницу.

Описание цикла чтения IOP_RD с нормальной последовательностью сигналов (8 тактов):

Начальные условия: BFREE=1 (SYNC=0, AR=0, (RPLY=0 или ARDY=1)) (шина свободна)
Начинается F1=0:

Такт 0: IOP_RD=1 (цикл чтения), WRA=1 (обновлен регистр адреса RA),
	BUS_ADR=1 (на шину выставляется адрес).
Такт 1: Ничего не происходит (вероятно, чтобы подольше подержать адрес на шине)
Такт 2: SYNC=1 (строб записи и анализа адреса ведомыми устройствами),
	RTA=1 (что это?).
Такт 3: Если SYNC заведен на AR, то в этом такте процессор получает подтверждение принятия адреса.
	AR может быть зафиксирован только в течение нечетного такта (F1=1).
	Моментально по приходу AR (в любой момент нечетного такта) выставляется DIN=1,
	Шина переводится в Z-состояние, а сигнал RPLYS=0 (готовность принятия ответа RPLY).
Такт 4: Если устройство уже ответило сигналом RPLY, то он будет зафиксирован в этом такте.
	RPLY может быть зафиксирован в любом четном такте (F1=0), даже в такте 2 или 0,
	а принят к обратботке начиная с такта 3. 
Такт 5: В ответ на RPLY в нечетном такте (F1=1) формируется RDAT=1 (чтение данных с шины),
	который длится 2 такта.
Такт 6: Продолжение чтения данных с шины.
Такт 7: Снимается сигнал DIN. Внешнее устройство может снимать RPLY.
	Если устройство не успело снять RPLY до окончания такта 9, то начало DIN следующего
	цикла будет задержано за счет продлевания REPLY3 на 2 и более тактов (кратно 2 тактам).

Такт 8: Снимается сигнал SYNC, может быть начат следующий цикл.

[Vslav]

И вообще, промоделировать такое не могу

Да все ты можешь:
- установить ModelSim (версии 10.1 или старше - пойдет и Altera Edition из Quartus 12.1, например, не забыть полечить)
- скомипилировать желаемую прошивку (./vm2/tst/build.bat t401 - например, надо посмотреть в батнике чего вызывается для эмулятора RT11)
- запустить ModelSim
- File->Change Directory - выбрать ./vm2/hdl/org/sim/de0 например для моделирования оригинальной модели
- в консоли ModelSim набрать do run.do
- смотреть открывшиеся диаграммки

Такт 8: Снимается сигнал SYNC, может быть начат следующий цикл.

Ты имеешь ввиду 8 тактов входной частоты CLCI ? Ну в ней никто не меряет, CLCO типа "несущая"

[Titus]

Ты имеешь ввиду 8 тактов входной частоты CLCI ? Ну в ней никто не меряет, CLCO типа "несущая"

Входной, разумеется.
И все тесты на УКНЦ у меня в тактах входной частоты. Например, простая операция регистр-регистр на ПП - 16 тактов.

- - - Добавлено - - -

Да все ты можешь:

Это хорошо, когда ты с этим уже работал. А чайнику это видится, как:

Положь колдобину со стороны загогулины и два раза дергани за пимпочки. Опосля чего долбани плюхалкой по кувыкалке и, кады чвокнет, – отскочь дальшее, прикинься ветошью и не отсвечивай. Потому как она в энто время шмяк тудыть, сюдыть, ёксель-моксель, ёрш твою медь... Пш-ш-ш! – И ждешь пока остынет.

[Titus]

@Alex_K, что-нибудь известно про ускоренный цикл чтения с упреждающим RPLY?
@Vslav, @Ynicky, можно ли промоделировать некое устройство, которое отвечает на цикл чтения со стороны ВМ2, выставлением RPLY синхронно с SYNC и AR, как на втором графике?

[Vslav]

Нет никакого смысла в таком тесте, команду регистр-регистр ВМ2 выполняет минимум за две микрокоманды:
- запуск чтения следующей инструкции PDP-11, PC=PC+2
- собственно выполнение операции регистр-регистр
Каждая микрокоманда требует 2 такта CLCO, итого - минимум 4 такта CLCO на команду. ВМ2 упирается в ALU - оно все время занято. У 1801ВМ3 есть выделенный сумматор для выполнения PC=PC+2, ему АЛУ для этого не нужно, вот он уже производительностью шины ограничен - 3 такта на инструкцию.
Update: возможно ускорятся инструкции с дополнительными операндами в памяти.

[Titus]

Нет никакого смысла в таком тесте

Смысл все-таки есть)

[Ynicky]

@Ynicky, можно ли промоделировать некое устройство, которое отвечает на цикл чтения со стороны ВМ2, выставлением RPLY синхронно с SYNC и AR, как на втором графике?

Не знаю, правильно ли сделал. В проект добавил к ПП регистр по адресу o177200 (с инверсией шины - o000577). Но при записи в него dout не формируется, зато формируется wtbt.

[Titus]

Спасибо! Пока я на даче, посмотрю после пятницы.

[Ynicky]

Народ, а такой документ надо сканировать?