Реверс-инжиниринг УКНЦ (1515ХМ1&2, 1801ВП1, 1801ВМ2)

[Vslav]

1. Чем отличается Verilog-версия сделанная один в один по транзисторной схеме (асинхронная, как ты ее называешь) от модифицированной синхронной?

Отсутствием латчей - вся логика переделана на флип-флопы, а также уменьшено число внутренних фаз с четырех до двух (в моделях для ВМ2). Фазы были нужны для повышения быстродействия физического кристалла, в модели оно особой роли не играет, более того - вредно для синхронной платформы. Теоретически синхронную модель уже можно запихнуть в FPGA (например в проекте БК-0011М для Мистера взяли синхронную модель ВМ1 и, хотя она изначально не предназначалась для реального использования, нормально там работает), но оно выходит не очень оптимально по ресурсам и частоте.

2. Как ты составлял Verilog-описание (я в этом чайник), описывал каждый транзистор, потом оптимизировал, либо же смотрел на целый блок и описывал его сразу?

Смотрел на целый блок сразу. Схемотехника n-MOS несложная, после того как сгруппированы транзисторы и нарисован блок - функция понятна. Именно поэтому я не вижу смысла тратить время на перерисовывание в логических компонентах - нет added value, и пропадает автоматическая сверка с топологией - легко налажать и внести ошибки. В моих реверсах я могу мгновенно автоматически сравнить схему с топологией, поэтому у меня вообще не болит голова об ошибках, когда рисую схему - я знаю что при сверке их обязательно увижу и поправлю. Не все любят делать "закат солнца вручную" как ты в реверсах 1515
Мои схемы всегда строго соответствуют топологии. Да, в топологии может быть ошибка - пропущен, скажем, транзистор на фотографии, но логика потом это выявляет (очень хороший пример был в LSI-11). Так что вероятность ошибки собственно реверса небольшая, чаще бывает лажа при переходе в синхрон и потом в оптимизации под FPGA, но именно для этого кейса сохраняется оригинальная модель, в ней обычно ошибок нет (хорошая иллюстрация с последними пофикшенными багами ВМ2) и можно использовать как эталон для отладки.

3. И для меня непонятно, как можно было оставить транзисторную схему, и не сделать по ней логическую. Транзисторная - это, конечно, оригинал и эталон, но пользоваться ей невозможно не переведя в логический вид.

Ну... Верилог же написан? И даже работает. Значит - пользоваться можно

- - - Добавлено - - -

Еще вопрос к @Vslav:

Не нравится мне схема сравнения PC1 и RA.

А вот это как раз тот самый случай когда транзисторная схема демонстрирует схемотехническую особенность.
ADR_EQ - это здоровенный И-НЕ с кучей транзисторов и должен работать быстро. Поэтому в подтяжку поставили не просто depletion load, а специальный транзистор T6636 - он успевает быстро зарядить всю эту относительно большую емкость цепи ADR_EQ. Я думаю там в нем еще и некоторое легирование канала есть - T6636 вероятнее всего дополнительно обеспечивает слабенький pull-up для ADR_EQ. Легирование мы на фотографии не увидим, но логика работы всего этого блока понятна и так - компаратор адреса. ACMP_EN обычно сидит в нуле, ADR_EQ - высокий, T6636 открыт, емкость цепи заряжена. При сравнении адреса - ACMP_EN переходит в высокий, T6636 закрыт (возможен слабенький pull-up) и ADR_EQ уже может разрядится в ноль каким-либо разрядом компаратора. ACMP_EN еще и подфильтровывает эти разряды - чтобы срабатывало именно в определенный момент, когда все переходные процессы в XOR-aх завершились.

[Titus]

Отсутствием латчей - вся логика переделана на флип-флопы,

Под латчами ты поздразумеваешь RS-триггеры, а под флип-флопами D-триггеры?

- - - Добавлено - - -

а также уменьшено число внутренних фаз с четырех до двух (в моделях для ВМ2)

Уменьшение фаз - это отказ от инверсных версий фаз?

- - - Добавлено - - -

Ну... Верилог же написан? И даже работает. Значит - пользоваться можно

Можно пользоваться для создания FPGA-модели, но сложно, если хочется создать программную модель. Ибо, для этого надо видеть логическую схему.

- - - Добавлено - - -

При сравнении адреса - ACMP_EN переходит в высокий, T6636 закрыт (возможен слабенький pull-up) и ADR_EQ уже может разрядится в ноль каким-либо разрядом компаратора.

Т.е. ты хочешь сказать, что это у нас получается уже не статическая схема, а динамическая.
Т.к. если ACMP_EN продержится достаточно долго, то цепь разрядится, и мы получим глюк.

[Vslav]

Под латчами ты поздразумеваешь RS-триггеры, а под флип-флопами D-триггеры?

Латч - триггер запоминающий значение D входа по уровню на С входе (типа ИР22).
Флип-флоп - триггер запоминающий значение D входа по фронту на C входе (типа ИР23)

Уменьшение фаз - это отказ от инверсных версий фаз?

Отказ от f2 и инверсии f2. f2 - это сдвинутая на 90 градусов f1.

Можно пользоваться для создания FPGA-модели, но сложно, если хочется создать программную модель. Ибо, для этого надо видеть логическую схему.

Мм.. Для создания верилог-модели тоже надо видеть логическую схему, и она в транзисторах вполне видна, надо просто попрактиковаться

Т.е. ты хочешь сказать, что это у нас получается уже не статическая схема, а динамическая.
Т.к. если ACMP_EN продержится достаточно долго, то цепь разрядится, и мы получим глюк.

ACMP_EN формируется импульсами, он максимум может длиться такт внешней частоты. Вот если ее остановить, то возможна проблема, да. К чему приведет ложный низкий уровень? Это значит адрес не совпадает, перечитывать предвыборку команды не надо. Останов тактирования на самомодифицирующемся коде - редкость, думаю никто не тестировал. И мы не знаем легирование T6636, если он со встроенным каналом и создает слабый pull-up, то никакого разряда не будет, все будет работать корректно.

[Titus]

Останов тактированя на самомодифицирующемся коде - редкость, думаю никто не тестировал.

Во всяком случае в УКНЦ останова тактирования не предусмотрена, а стало быть беспокоиться об этом не нужно.

- - - Добавлено - - -

Мм.. Для создания верилог-модели тоже надо видеть логическую схему, и она в транзисторах вполне видна, надо просто попрактиковаться

В транзисторах я ее вижу, но это гораздо менее удобно.
Это все равно, как видеть нитки под микроскопом, и понимать, что из них соткан ковер и конкретный узор на ковре (потранзисторная схема). И видеть ковер целиком с каждым обособленным узором (логическая схема).

- - - Добавлено - - -

Латч - триггер запоминающий значение D входа по уровню на С входе (типа ИР22).
Флип-флоп - триггер запоминающий значение D входа по фронту на C входе (типа ИР23)

Понял, латчем ты называешь триггер, записываемый по уровню, а флип-флопом по фронту.

По хорошему flip-flop - это любой триггер, элемент с двумя стабильными состояниями. И latch - это синоним flip-flop.
https://en.wikipedia.org/wiki/Flip-flop_(electronics)


Иными словами, ты переделал триггеры работающие по уровню, на триггеры работающие по фронту. Вообще, стрёмная затея, так можно что-то испортить)

- - - Добавлено - - -

Не забыл ли ты соединить базу и исток у T1562 и у всех нижестоящих по схеме триггеров?

[Titus]

И еще вопрос по поводу PLM-ок внутри ВМ2.

Например в предекодере.

1. Что за земли с пометкой P и S?
2. Почему каждая линия адреса прямая и инверсная, и транзистор в ячейке PLM может стоять либо по прямой линии, либо по инверсной, либо вообще не стоять. Это что, троичная система получается? )

[Vslav]

В транзисторах я ее вижу, но это гораздо менее удобно.

Вопрос привычки. Самый ценный ресурс - время, и под это был продуман и оптимизирован маршрут реверса. Выброшено все лишнее - типы транзисторов, информация о размерах, наработаны типовые расположения элементов, по обратной аннотации там целый ритуал, позволяющий манипулировать целыми группами транзисторов для однотипных ячеек (типа вот этого регистра микроадреса - схема для всех разрядов рисовалась одновременно), я там ролик выкладывал, но без подробных пояснений оно непонятно, и еще есть набор скриптов на перле, и даже изображение транзистора оптимизировано - чтобы пикад быстрее перерисовывал - все для сохранения времени. Если перевести время в деньги, то каждый отреверсенный процессор - это неплохой новый немецкий автомобиль. Привыкнуть понимать схему в транзисторах намного быстрее, чем заниматься не слишком интеллектуальным перерисовыванием с потерей автоматического контроля над ошибками (который в свою очередь позволяет не напрягаться и тоже экономит массу времени). Думаю, что если бы я таким перерисовыванием занялся, то у нас до сих пор и рабочего ВМ1 не было, о стоимости страшно даже подумать, не факт что я это себе позволил бы.

Понял, латчем ты называешь триггер, записываемый по уровню, а флип-флопом по фронту.

Это не я называю, это вполне устоявшаяся общераспространенная терминология.

По хорошему flip-flop - это любой триггер, элемент с двумя стабильными состояниями. И latch - это синоним flip-flop.

Нет, не синоним. В цифровой схемотехнике на сегодня latch подразумевает защелку по уровню, ff - защелку по фронту. По крайней мере, в тех книгах по HDL и цифровому дизайну что я читал используется такая терминология.

Иными словами, ты переделал триггеры работающие по уровню, на триггеры работающие по фронту. Вообще, стрёмная затея, так можно что-то испортить)

Это не затея, это необходимость - ты не сможешь надежно синтезировать латч в большинстве доступных семейств FPGA. Современные FPGA в большинстве своем - синхронные, содержат flip-flops, а с latch у них никак. Да, испортить можно легко, именно поэтому имеется оригинальная эталонная модель на латчах которая может быть только промоделирована, а когда пишется синхронная модель - то модификация происходит небольшими шагами и после каждого изменения прогоняется набор тестов и сравнивается время исполнения - что нигде не потерян или не добавлен такт.

Не забыл ли ты соединить базу и исток у T1562 и у всех нижестоящих по схеме триггеров?

Не забыл, если взять и подсветить - то будет видно что это одна цепь, просто пикад глюкнул и потерял точку junction на рисунке схемы, надо будет дорисовать.

[Vslav]

И еще вопрос по поводу PLM-ок внутри ВМ2.

Например в предекодере.

1. Что за земли с пометкой P и S?
2. Почему каждая линия адреса прямая и инверсная, и транзистор в ячейке PLM может стоять либо по прямой линии, либо по инверсной, либо вообще не стоять. Это что, троичная система получается? )

ПЛМ использует каноническую конъюнктивную форму булевой функции нескольких переменных. Сначала вычисляются произведения входных переменных и их инверсий (P - products), а затем суммы произведений (SoP - sum of products), на выходе может быть опциональный инвертор результата. Соответственно, если в произведении нет транзистора - то переменная в данный продукт не входит ни в прямом ни в инверсном виде, если транзистор есть - то в умножении участвует или сама переменная или ее инверсия. Два транзистора не имеют практического смысла, так как x & ~x всегда ложно.

Земли P и S - это специальные цепи (ЕМНИП с именами GND-P и GND-S) подключаемые к "настоящей" земле через группы мощных транзисторов. Сделано для энергосбережения, n-MOS логика прожорливая, недостаточно просто остановить тактирование, а ПЛМ содержит заметную часть транзисторов процессора и нужна далеко не всегда - обычно ядро большую часть времени тупо ждет данные от медленной внешней шины. Поэтому землю ПЛМ можно отключить и оно не будет потреблять ток в простое.

[Titus]

ПЛМ использует каноническую конъюнктивную форму булевой функции нескольких переменных. Сначала вычисляются произведения входных переменных и их инверсий (P - products), а затем суммы произведений (SoP - sum of products), на выходе может быть опциональный инвертор результата.

В общем, фактически мы имеем некое ПЗУ, на адресную шину которого мы подаем входные данные, а на выходе ответ. Только в отличие от ПЗУ реализация гораздо более компактная.

- - - Добавлено - - -

Нашел описание в зарубежной литературе Sum Of Product (SOP)

[ra3qdp]

Латч - триггер запоминающий значение D входа по уровню на С входе (типа ИР22).
Флип-флоп - триггер запоминающий значение D входа по фронту на C входе (типа ИР23)

сигналы на выходе регистров подобных ИР22 появляются раньше, чем у таких как ИР23 и за это время линии, которые стоят за регистрами могут успевать зарядиться, что, возможно, не будет успевать с регистрами как ИР23.

[Titus]

сигналы на выходе регистров подобных ИР22 появляются раньше, чем у таких как ИР23 и за это время линии, которые стоят за регистрами могут успевать зарядиться, что, возможно, не будет успевать с регистрами как ИР23.

Дело не только в этом. Латч прозрачен для сигналов в течении активного уровня тактируемого сигнала, флип - нет. Лично я не представляю, как заменить одно на другое просто так. Надо переписывать и перепроверять всю логику. А в случае с процессором, который весьма сложен - это чревато подводными камнями отхода от совместимости. Тесты выявляют ошибки очень условно. Ошибки тактирования, или всякие ошибки, на которые тесты не рассчитаны, они не выявят.

Кстати, еще вопрос @Vslav'у, почему в FPGA сложно реализовать латчи? Ведь это простейшая пара 2И-НЕ, или 2ИЛИ-НЕ.
Или же в FPGA таких элементов нет, а есть только флипы?