Цитата Сообщение от Vslav Посмотреть сообщение
Отсутствием латчей - вся логика переделана на флип-флопы,
Под латчами ты поздразумеваешь RS-триггеры, а под флип-флопами D-триггеры?

- - - Добавлено - - -

Цитата Сообщение от Vslav Посмотреть сообщение
а также уменьшено число внутренних фаз с четырех до двух (в моделях для ВМ2)
Уменьшение фаз - это отказ от инверсных версий фаз?

- - - Добавлено - - -

Цитата Сообщение от Vslav Посмотреть сообщение
Ну... Верилог же написан? И даже работает. Значит - пользоваться можно
Можно пользоваться для создания FPGA-модели, но сложно, если хочется создать программную модель. Ибо, для этого надо видеть логическую схему.

- - - Добавлено - - -

Цитата Сообщение от Vslav Посмотреть сообщение
При сравнении адреса - ACMP_EN переходит в высокий, T6636 закрыт (возможен слабенький pull-up) и ADR_EQ уже может разрядится в ноль каким-либо разрядом компаратора.
Т.е. ты хочешь сказать, что это у нас получается уже не статическая схема, а динамическая.
Т.к. если ACMP_EN продержится достаточно долго, то цепь разрядится, и мы получим глюк.