Ядро с 32 битами и виртуализацией
С хард-процессором не получилось, но появилось понимание что и как сделать. Попробую софт-процессор.
На основе своего "эмулятора-интерпретатора" пишу на Паскале симулятор. Привязан он не к программной обработке, а ближе к FPGA, поэтому в нём IF-ов ещё больше. Сначала реализую набор команд Z80, потом добавлю 32 бита, а как появится окончательная картина внутренней архитектуры буду переносить на Verilog.
32 бита будут точно не через префиксы, это будет отдельная система команд, использующая те же регистры (BC, DE, IX, A...). Также, возможно, в режиме совместимости с Z80 весь префикс ED будет обрабатываться программно, то есть для него будет вызываться обработчик, который в режиме интерпретатора обработает команду и вернёт управление. Будет медленнее, но учитывая что там и так надо половину опкодов эмулировать (порты, прерывания) можно пожертвовать скоростью ради ускорения 32 бит.
На данный момент в симуляторе получается в среднем около 6 тактов на один байт кода. В том числе обращения к памяти данных считаю 1 такт на байт при попадании в кэш, оно скорее всего так и будет. Частоту пока не знаю, но по предварительной оценке в Quartus 100 МГц должен осилить. До eZ80 с его 1 тактом/байт на частоте 50 МГц не дотягивает, но это будет точно быстрее Z80 на 20 МГц.
В общем, в новый год с новым проектом
Ответить с цитированием
Размещение рекламы на форуме способствует его дальнейшему развитию 
