М8 и я

[Hunta]

intRAMReply_L <= SYNTHESIZED_WIRE_x207 or (intDIN_L and intDOUT_L);

Думаю, RPLY снимается быстро

Попробовал сделать задержку с RPLY по спаду клока

Было

.RUN LD:SPEED

ТЕСТ БЫСТРОДЕЙСТВИЯ

КОМАНДА СЛОЖЕНИЯ РЕГИСТР-РЕГИСТР
БЫСТРОДЕЙСТВИЕ (ТЫС.ОП./СЕК)      528

КОМАНДА СЛОЖЕНИЯ РЕГИСТР-ПАМЯТЬ
БЫСТРОДЕЙСТВИЕ (ТЫС.ОП./СЕК)      424

КОМАНДА УМНОЖЕНИЯ РЕГИСТР-РЕГИСТР
БЫСТРОДЕЙСТВИЕ (ТЫС.ОП./СЕК)      136

КОМАНДА ДЕЛЕНИЯ РЕГИСТР-РЕГИСТР
БЫСТРОДЕЙСТВИЕ (ТЫС.ОП./СЕК)      336
.

Стало

.RUN LD:SPEED

ТЕСТ БЫСТРОДЕЙСТВИЯ

КОМАНДА СЛОЖЕНИЯ РЕГИСТР-РЕГИСТР
БЫСТРОДЕЙСТВИЕ (ТЫС.ОП./СЕК)      560

КОМАНДА СЛОЖЕНИЯ РЕГИСТР-ПАМЯТЬ
БЫСТРОДЕЙСТВИЕ (ТЫС.ОП./СЕК)      432

КОМАНДА УМНОЖЕНИЯ РЕГИСТР-РЕГИСТР
БЫСТРОДЕЙСТВИЕ (ТЫС.ОП./СЕК)      136

КОМАНДА ДЕЛЕНИЯ РЕГИСТР-РЕГИСТР
БЫСТРОДЕЙСТВИЕ (ТЫС.ОП./СЕК)      352
.

- - - Добавлено - - -

Ну.. на скорости копирования в ноль не сильно сказалось - 1:53 против 1:55

- - - Добавлено - - -

Щас погоняю ещё J-11 на предмет устойчивости - и попробую глянуть сигналтапом

[MiX]

на 4МГц процессор успевал увидеть снятый RPLY и тратил тоже только 3 такта на цикл шины.

Может быть пропустить его через ТЛку или хотя бы подтянуть резистором. Фронт будет покруче и будет зацеп.

[Vslav]

Ну.. на скорости копирования в ноль не сильно сказалось - 1:53 против 1:55

На данный момент наиболее интересно сколько реально тактов тратит на цикл шины ВМ3, это ключевой момент.
J11 считаем, в-основном, попадает в кеш. Тогда мы как-то сможем оценить уже проделанные тесты по генерации системы.

- - - Добавлено - - -

Может быть пропустить его через ТЛку или хотя бы подтянуть резистором. Фронт будет покруче и будет зацеп.

Нет, там именно была очень жесткая времянка между снятием DIN и анализом RPLY внутри процессора. 50нс задержки оказалось много.

Вот мой пост по теме.

[Hunta]

Может быть пропустить его через ТЛку или хотя бы подтянуть резистором. Фронт будет покруче и будет зацеп.

Ну, лично у меня это всё внутри CPLD, а снаружи всё подтянуто Вроде как

- - - Добавлено - - -

Копирование с проверкой под SB - 7:49 против 7:53 Нуууу.. улучшение есть
Щас попробую сигналтапом побаловаться. Основная проблема - он у меня (точнее у FPGA) есть только на мультиконтроллере, а на нём же CF-ки и уарты

- - - Добавлено - - -

Vslav, не получится сигналтапом.

Поскольку идёт обращение не мультиконтроллеру (память на другой плате) и поскольку большая часть сигналов асинхронная - сигналов обращения к памяти не видно. Я пока эту проблему умею побеждать только делая триггер на нужный сигнал и выводя его на что то реальное наружу..

Нужно сажать внешний ЛА

[Vslav]

Vslav, не получится сигналтапом.
...
Нужно сажать внешний ЛА

А написать сотню "mov R0, R1" и затем jmp на первый mov и просто посмотреть SYNC на процессоре осциллографом можно? И мы узнаем сколько тактов на цикл

[Hunta]

Вот такое пойдёт?

[ra3qdp]

15 МГц не нашёл, нашёл 14.7456 МГц.

посмотрел картинки в интернете - на многих платах DEC с J11 кварц - 15.206 МГц.
Вроде для Э-85.1 находили 1831 на 18 МГц.

[Hunta]

15.206 МГц

О да, это существенная прибавка к пенсии. Только у меня есть на 14.7654 и следующий на 16.
На 16 камень можно считать не заработавшим.
На 14.7654 - без проблем (SYSGEN от RSX прошёл без проблем).
Предположу, что возможно заведётся на 15.5, но и это тоже не сильно интересно

[Vslav]

Вот такое пойдёт?

OK, видно что 600нс на цикл, три такта. А жаль

[Hunta]

OK, видно что 600нс на цикл, три такта. А жаль

Ну оно как бы и намекало - 5 МГц /3 - КОМАНДА СЛОЖЕНИЯ РЕГИСТР-РЕГИСТР БЫСТРОДЕЙСТВИЕ (ТЫС.ОП./СЕК) 1680
А жаль - почему?