Модульный Орион

[andreil]

Собрал плату для проверки с реальным Z80 - и сразу начались проблемы

fill_vmem:	; enable window on RAM1
	in		a, (_p0a_mem_man)
	set		MEMM_RAM1EN_BIT, a
	out		(_p0a_mem_man), a
	ld		c, 0
	; set RAM 1 segment
loop_seg:
	ld		a, c
	out		(_p05_RAM1), a
	; screen pointer
	ld		hl, RAM1_WINDOW
	ld		d, 00
loop_vm:
    ld      (hl), d
    inc     hl
	; check end
	ld		a, h
	cp		0x80
    jr      NZ, loop_vm
	ld		a, c
	cp		28
	inc		c
    jr      NZ, loop_seg
	; disable window on RAM1
	in		a, (_p0a_mem_man)
	res		MEMM_RAM1EN_BIT, a
	out		(_p0a_mem_man), a
	jp main

Вот здесь на строчке с "inc c" всё время происходит увеличение значения на 2 - сравниваю по результату записи в регистр _p05_RAM1.
В эмуляторе и с софтовым процессором всё работало стабильно...

- - - Добавлено - - -

Кто может подсказать, в чём причина такого поведения?
Ловил строб записи в порт 0x05 и заметил, что ровно через раз пишется в порт 0x85, вместо 0x05 (_p05_RAM1). Вроде бы здесь всё зависит только от значений регистров всё, сам номер порта задан константой...

- - - Добавлено - - -

На логическом анализаторе вижу, что в младшем байте адреса при некорректной записи в порт выводится неинкрементированное значение регистра А.

[omercury]

1) Клок 85.25МГц, с удвоением получаем 42,625МГц - округляем до 42МГц, возможно заведётся и при 40. Можно, но с таким кварцем остальные режимы "в пролёте" - у EPM нет PLL, что бы любую частоту получить

Но это не точно.
https://zx-pk.ru/threads/9342-plis-i...l=1#post896455

[andreil]

Но это не точно.
https://zx-pk.ru/threads/9342-plis-i...l=1#post896455

Это уже такое шаманство, что потребует точной наладки с конденсаторами и резисторами.
Да и ячеек в CPLD не остаётся свободных
А по-факту - в CPLD думаю впихнуть только счётчики и порты. А может и только порты. Видеовыход точно будет на рассыпухе - иначе сразу чуть более 50 ячеек "улетает" на него.

[omercury]

Это уже такое шаманство, что потребует точной наладки с конденсаторами и резисторами.

Сделать минимальную (и одинаковую) ёмкость симметричных входов, определить номинал (или их необходимость) времязадающих конденсаторов и подобрать один раз резисторы. Причём с предсказуемым результатом. Это знахарство, кстати, поддающееся расчёту.

Видеовыход точно будет на рассыпухе

Ога, 40+ МГц на рассыпухе)))
Вот это точно шаманство, притом с каждым экземпляром.
Вы знаете толк в извращениях.

[andreil]

Ога, 40+ МГц на рассыпухе)))
Вот это точно шаманство, притом с каждым экземпляром.
Вы знаете толк в извращениях.

У меня вполне нормально заработало сразу. Верхняя частота там - 50МГц, и то только при выборе разрешения 1920*1080. Такой клок там присутствует только на сдвиговых регистрах, остальные части работают значительно медленнее и параллельно, так что не вижу никаких проблем. Выбранные серии МС вполне работают на частотах до 100МГц. Так что здесь стоит только вопрос грамотной трассировки, не более.

[HardWareMan]

Ога, 40+ МГц на рассыпухе)))
Вот это точно шаманство, притом с каждым экземпляром.
Вы знаете толк в извращениях.

Мой "Специалист MX^2" заинтересованно посмотрел в вашу сторону.

[Advertiser]

[andreil]

Мой "Специалист MX^2" заинтересованно посмотрел в вашу сторону.

Ну, если разводить по принципу "и так сойдёт", перемежая скоростные линии друг с другом и никак не экранируя одиночные - само собой, будет работать очень плохо
Особенно - если дизайн асинхронный, можно словить такие проблемы...
У меня сейчас и счётчики и вся логика работает строго по клоку, за исключением некоторых мелочей. Но это вполне стандартный подход.

[omercury]

Выбранные серии МС вполне работают на частотах до 100МГц.

А что по цене, сильно дешевше $2 за комплект, скажем из 20-40 корпусов? (цена на алике на EPM7160, к счастью на эту ёмкость из EPM3ххх у INTEL аналогов нет. Типа EPM7128, а по-факту перемаркированная 3128 уже попадались)

Мой "Специалист MX^2" заинтересованно посмотрел в вашу сторону.

Ну, в ваших-то способностях я не шибко сомневаюсь)))
Однако pin-to-pin задержки на мелкологике могут легко вылезти за 25ns (для 40МГц) при длинных каскадах из элементарных ЛЭ.
Лотерея...

[andreil]

Всё, проблемы решены - банально при назначении пинов FPGA перепутал 2 пары адресных сигналов в старшей части (A7<>A8, A9<>A10).
Тест подсистемы видео с реальным процессором на частоте 10МГц прошел успешно:

На фото - результат 4-х битного режима, с простейшей заливкой плоскостей.

[LeoN65816]

Поздравляю!
Однако, тайминги в FPGA и мелкологике - небо и земля...