Модульный Орион

[andreil]

Поздравляю!
Однако, тайминги в FPGA и мелкологике - небо и земля...

Здесь всё очень просто:

1. Адрес видео - щёлкает с частотой 50/4=12,25МГц при максимальном разрешении (вспоминаем, что биты 0 и 1 счётчиков не выводятся, а бит 2 переключает плоскости в 3-х и 4-х битных режимах);
2. Данные видео - через 10-20нс после смены адреса;
3. Защёлкивание видеоданных в промежуточных буферах - формируется в CPLD, легко подобрать корректную фазу;
4. Защелкивание видеоданных в выходных регистрах - аналогично;
5. Клок для сдвига регистров из п.4 - аналогично.
6. Формирование выходного сигнала RGB полностью асинхронно.

Так что абсолютно никаких проблем нее вижу при использовании CPLD.

Ради эксперимента логику видеовыхода - вышло 89 ячеек и 66 пинов. Свободно 18 пинов и 71 ячейка - вполне должно хватить, что бы уместить основные системные порты (в том числе и управление памятью). Если убрать переключение видеорежимов "на лету", освободятся ещё ячейки.

[omercury]

Адрес видео - щёлкает с частотой 50/4=12,25МГц при максимальном разрешении

VGA максимальное чтоле?
У мну пока какие-то артефакты на экране у двухпортового контроллера SDRAM для VGA и клоке Z80 до 14 МГц, хотя потери данных нет.

Так что абсолютно никаких проблем нее вижу при использовании CPLD.

А в этом никто и не сомневался.
Проблемы должны были возникнуть при использовании мелкологики.
S11-S22 никто не отменял даже при 40МГц (я ловил даже на 2МГц с хреновым кабелем без терминирования), и при куче входов (каждый по 5pF примерно) ты бы получил безумную кашу на клоке без применения специальных мер.
То же касается и других сигналов.

Ради эксперимента логику видеовыхода - вышло 89 ячеек и 66 пинов. Свободно 18 пинов и 71 ячейка - вполне должно

Оставь как есть для доработок и исправлений (сервиспаков ), на остальное другой корпус. Только позаботься о клоке, в данном случае подойдут тупо последовательные резисторы.

[andreil]

VGA максимальное чтоле?

Да, при разрешении 1920*1080 использую утроение пикселей, в итоге пиксельклок получается 50МГц.

- - - Добавлено - - -

У мну пока какие-то артефакты на экране у двухпортового контроллера SDRAM для VGA и клоке Z80 до 14 МГц, хотя потери данных нет.

Двухпортовая SRAM или SDRAM с контроллером, имитирующем двухпортовку?

- - - Добавлено - - -

Оставь как есть для доработок и исправлений (сервиспаков ), на остальное другой корпус. Только позаботься о клоке, в данном случае подойдут тупо последовательные резисторы.

Так и сделаю, скорее всего. А может и нет - надо посмотреть, что выйдет по системным портам вообще.
А так - видео в любом случае будет самостоятельным модулем, что бы была возможность его замены другим.

[omercury]

в итоге пиксельклок получается 50МГц.

Как к нему относится трансмиттер?

SDRAM с контроллером, имитирующем двухпортовку?

ага

посмотреть, что выйдет по системным портам вообще.

А они используются в видео?
Тогда какой в них там смысл, если свободно всего 18 пинов...

[andreil]

Как к нему относится трансмиттер?

Этот вопрос пока не проверял и не скоро буду. Пока что делаю VGA-only.

ага

Тогда вполне возможны проблемы с таймингами - сам поначалу подобное думал сделать, но уже даже при разрешениях 640*480 пиксель клок получается 25МГц и такой контроллер будет работать на ооочень высокой частоте, что бы за 4 периода по 40ns гарантирвоать одно чтение из видео-ОЗУ.

А они используются в видео?
Тогда какой в них там смысл, если свободно всего 18 пинов...

Как минимум значение порта 0x0A (бит 7 - режим "Орион-ПРО/128"), 5 бит порта 0xF8, 3 бита порта 0xFA, ну и сама дешифрация этих портов для обоих режимов обращения к ним.
Если реализовывать именно модулями - смысла что-либо ещё сюда добавлять нет абсолютно.
Но вот если делать на общей плате, то можно впихнуть часть портов - управление ОЗУ сюда вполне вписывается, получается около 15 ножек как раз.

[andreil]

Если видеовыход сделать на логике (регистры, пара инверторов, ATF), то можно уместить на 1 небольшую плату почти весь компьютер - в 160 ячеек получилось впихнуть базовые системные порты (порт 0x00 вынесен наружу, для него только сигнал /OE) для работы с 1Мб ОЗУ (20 бит адреса). Порты клавиатуры, принтера и прочие - придётся реализовывать отдельно.
Получилось 155/160 ячеек и 80/84 пинов.

- - - Добавлено - - -

Забыл про генерацию 10/5/2.5МГц для процессора. Добавил - 157/160 и 81/84.
Генерация полностью синхронна:

always @(posedge clk)
begin
	div[0] <= div[1] | div[2];
	div[1] <= ~div[0];
	div[2] <= div[1];
end

assign d5 = div[2];

При генераторе 50МГц работает делитель на 5 со скважностью 2/3, при использовании генератора на 40МГц будет проще.

[Xrust]

Есть пара генераторов на 40Мгц

[andreil]

Есть пара генераторов на 40Мгц

Я это к тому, что на некоторых разрешениях генератор на 40МГц придётся ставить
Так-то на любую частоту не проблема достать генератор.

PS: Исправил предыдущий пост.

[Xrust]

Так-то на любую частоту не проблема достать генератор.

Так я к тому, что готов к труду и обороне

[andreil]

Очень примерно набросал видеомодуль, пока без большинства связей. Схему рисовал на основе Verilog-кода, который писал сразу с оглядкой на элементную базу
Под DD2, DD7 и DD8, DD10 с обратной стороны парные элементы расположены (DD2 - SRAM, DD1 - CPLD, DD5-DD8 - сдвиговые регистры, DD9/DD10 - для режимов с групповым кодированием).
По причине использования двухпортовой SRAM можно выкинуть 2 защёлки видеоданных - 16 бит защёлкивается сразу сдвиговыми регистрами, вторые 16 бит в первой половине цикла защёлкиваются на промежуточных DD3/DD4.

Из минимального для полноценной платы осталось:

• Переключатель видеорежимов и выбор турбо-скорости - DIP-SW на 3 разряда (или перемычки);
• Переключатель конфигурации Орион-ПРО - DIP-SW на 8 разрядов (или перемычки), с 1 защёлкой (ИР33 или аналог), сразу на ШД. Сигнал /OE будет формироваться в CPLD;
• Процессор - буду разводить сразу и DIP и TQFP;
• ОЗУ - 2 банки по 512К*8бит;
• ПЗУ - тут пока ещё не определился, но, как и в ПРО, будет 2 корпуса.

Порты клавиатуры, дисковода, жёсткого диска и прочее - уже на второй плате. Или всё на одной, но уже после наладки по отдельности.