Даунгрейд компьютера "Ленинград"

[ivagor]

Второй вариант анализатородружественного теста.

1. При старте запись 0 в порт FE. Опорный байт=FF
2. Опорный байт++
3. Дальше до конца памяти цикл по 8 записей и проверок
3.1. 8 записей. Опорный байт, опорный байт+1, ..., опорный байт+7
3.2. 8 проверок.
Если обнаружена ошибка, то читаем порт, но не останавливаемся, а продолжаем до конца группы из 8 байт.
Если в группе была ошибка (или ошибки), то красный бордюр, немного ждем, черный бордюр и продолжаем
4. Если дошли до конца памяти, то переход к п.2.

Триггер окончания можно поставить или на чтение порта или на запись.
Если на чтение, то анализатор сразу остановится по первой ошибке.
Если на запись, то анализатор остановится в конце группы из 8 байт и если было несколько ошибок, то все будут видны. Но вариант с триггером по записи несколько неудобный, запись нельзя начинать до старта теста и одновременно с началом теста, т.к. там запишет 0 в FE. На мой взгляд лучше триггер по чтению порта.

Ну и пока не ясно, будут ли ошибки при работе данного теста, может он процессоро-толерантный как testlog и надо что-то поменять

[Mick]

Ну и пока не ясно, будут ли ошибки при работе данного теста, может он процессоро-толерантный как testlog и надо что-то поменять

Скажем так, красный бордер иногда все таки вылезает, но криминала особо не замечено.
Более того, ошибки есть - они видны визуально. Появление время от времени одиночных атрибутов, но ошибкой это твой тест не считает.
Я так полагаю появление атрибутов - это по сути неправильный адрес или непонятная дозапись в другой адрес.
При медленном проце атрибуты не вылезают и бордер не становится красным.

Анализатор процесс записи показывает вот так.




Каналы:
0 - TI/
1 - F1 (выв.9 D35)
2 - F2 (выв.11 D35), он же CAS/
3 - RAS/ (выв. 9 D2)
4 - H1 (выв. 1 D35)
5 - SYNC (выв.13 D12)
6 - WRM+WO+WR (выв.12 D9)
7 - WE/ (выв.8 D9)
8 - WR/ (выв.12 D45)
9 - IORD/ - но он по сути бестолковый

Цена 1 деления 10нс (100МГц захват)

Картинка одинакова что на медленном проце, что на быстром

[NEO SPECTRUMAN]

а известно 8080 тоже сбрасывает SP в $FFFF по ресету или нет?
чот сходу не нагугливаитсо

можете там за одно проверить с каким нибудь тестом

а то я хочу заюзать rst0 в качестве какого нибудь JR

[ivagor]

100МГц захват

Вот это приятное разрешение

красный бордер иногда все таки вылезает, но криминала особо не замечено

Тут я не понял. При красном бордюре iord триггерит окончание записи лога? Если нет, то это проблема анализатора или проверь как задан триггер.
Если iord останавливает запись лога, то там видно одну из двух вещей: или ошибку записи или ошибку чтения.
Если по управляющим сигналам непонятно, почему ошибка, это тяжелый случай, значит что-то с данными или адресом, но с 16 каналами будет сложно определить.

Появление время от времени одиночных атрибутов, но ошибкой это твой тест не считает.

Интеллекта у теста нет и он выдумывать что-то от себя не может.
Если ошибка не обнаружена, значит прочитано значение совпадающее с тем, которое ожидает по данному адресу тест.
Т.е. тут или одинаковая ошибка в адресе записи и чтения, или ошибка при чтении, которая исказила неправильные записанные данные так, что они совпали с правильными.

8080 тоже сбрасывает SP в $FFFF по ресету или нет?

не сбрасывает

- - - Добавлено - - -

Картинка одинакова что на медленном проце, что на быстром

Небольшие отличия в запаздывании некоторых управляющих сигналов (хотя бы 10 нс) должны быть

[NEO SPECTRUMAN]

не сбрасывает

печально...
а где это написано?

[ivagor]

Один из вариантов, что можно сделать. Убрать 3 сигнала: 1 (F1), 6 (вход D D9.2) и 8 (WR\). Добавить шину данных и DBIN. Так можно будет сравнить данные при записи и при чтении.

а где это написано?

В векторовском разделе форума точно обсуждали (много лет назад), в даташите вроде тоже есть. Точные места сейчас назвать затрудняюсь, надо искать.

- - - Добавлено - - -

шину данных

Если с записью и чтением данных все нормально, то можно будет поменять ШД на мультиплексированный адрес, который идет на озушки

[ivagor]

а где это написано?

Intel 8080 Microcomputer Systems Users Manual (p. 2-14)

An external RESET signal of three clock period duration (minimum) restores the processor's internal program counter to zero. Program execution thus begins with memory location zero, following a RESET. Systems which require the processor to wait for an explicit startup signal will store a halt instruction (EI,HLT) in the first two locations. A manual or an automatic INTERRUPT will be used for starting. In other systems, the processor may begin executing its stored program immediately. Note, however, that the RESET has no effect on status flags, or on any of the processor's working registers (accumulator, registers, or stack pointer). The contents of these registers remain indeterminate, until initialized explicitly by the program.

[свернуть]

[Mick]

Тут я не понял. При красном бордюре iord триггерит окончание записи лога? Если нет, то это проблема анализатора или проверь как задан триггер.

Нет, по iord триггер срабатывает и запись заканчивается. Но после просмотра около сигнала нет изменений, которые указывали бы на косяк. Циклы записи одинаковы всегда.

А вот чем я говорил когда красный бордер не появляется, но явно видна ошибка.



Видишь косяк с атрибутом. Но тест не обнаружил ошибки - красного бордера не возникло.

- - - Добавлено - - -

Небольшие отличия в запаздывании некоторых управляющих сигналов (хотя бы 10 нс) должны быть

Надо тебе поставить будет программу от анализатора и я тебе буду логи скидывать, ты сам сможешь проверить если что.

[ivagor]

Но после просмотра около сигнала нет изменений, которые указывали бы на косяк. Циклы записи одинаковы всегда.

Тогда скорее всего дело в данных или адресе, тут у меня других идей не появилось.

Видишь косяк с атрибутом. Но тест не обнаружил ошибки - красного бордера не возникло.

Я верю, что есть ошибки, которые тест не обнаруживает, но это должно вызываться каким-то хитрым сочетанием условий, при котором прочитанные в цикле проверки данные совпадают с записанными.

Надо тебе поставить будет программу от анализатора

Эту?

Есть еще подсказка, что при работе testlog не возникало ошибок. Это что-то значит, но я не могу понять что. Там была запись и сразу проверка, а в testlog2 (и в практически всех остальных тестовых программах) циклы записи и проверки разнесены.

[Mick]

Эту?

Да.

Вот примерно как выглядит лог. Ошибочное чтение. - https://yadi.sk/d/Un1UgCJdL5tfiQ

Сигналы
0 - TI/
1 - RAS/
2 - CAS/
3 - H1
4 - SYNC
5 - WE/ (8 D9)
6 - CSRAM/
7 - D0
8 - D1
9 - D2
10 - D3
11 - D4
12 - D5
13 - D6
14 - D7
15 - IORD/