"ZX-8080" - Даунгрейд компьютера "Ленинград"

[Mick]

Mick, в zx8080, насколько могу судить по схеме, такого (разных RASов в активной области и на бордюре) ведь нет? Не вижу в zx8080 откуда они могут появиться.

В Ленинграде CAS немного по другому сформирован, у нас это просто инверсный H0. Так что разных RASов и CASoв нет они во всех областях идут одинаково.
Из предыдущих диаграмм записи видели когда вылезала паразитная запись. В момент защелкивания слова состояния. То есть в момент когда в системный регистр еще не обновилась информация (старая запись) по RAS возникает строб на D9.2 Вот он и хватает еще один такт записи. А там адрес уже другой или данные уже другие (слово состояния). И возникало вроде это на длинных командах записи (я полагаю типа SHLD, PUSH ...)

[ivagor]

Из предыдущих диаграмм записи видели когда вылезала паразитная запись. В момент защелкивания слова состояния.

Сдвиг SC/ должен был вылечить лишнюю запись в T1 и похоже действительно вылечил. Пока не могу составить в голове правдоподобную модель того, где сейчас может вылезти лишняя/паразитная запись. Возможно ее (лишней записи) теперь и нет, а по каким-то причинам искажается (адрес и/или данные) нормальная.

[Mick]

Сдвиг SC/ должен был вылечить лишнюю запись в T1 и похоже действительно вылечил.

Прикинул, действительно ты сдвинул сброс триггера записи за пределы срабатывания RAS. Теперь он по сути заканчивается с SYNC
В принципе можно таким образом попробовать еще раз сдвинуть на полтакта вправо-влево, но с коррекцией SC, чтобы он заканчивался с SYNC

[ivagor]

Возможны 4 варианта SC/. Пусть позиция исходного SC/=not(SYNC and CAS/) будет 0 (начало координат). Текущий вариант +2/4=not(SYNC and H0). Еще есть +1/4=not(SYNC and RAS) и +3/4=not(SYNC and RAS/), преимуществ у них не вижу, но возможно они есть.
+2/4=not(SYNC and H0) заканчивается с концом слота обращения к памяти. Если посмотреть на твои логи с реала, то SYNC заканчивается несколько позже F1 (или позже переднего фронта F2), т.е. он еще немного активен после конца слота, по крайней мере при 3.5 МГц.
Помню, что логи были получены при другом тактировании, но на сдвиг SYNC относительно F1 и F2 это не влияет. При смене частоты абсолютный сдвиг останется прежним, а вот относительный несколько меняется и при 3 МГц тот же SYNC меньше вылезвает в T2, т.к. больше его длительности остается в T1.
Поменять можно много чего, например момент переписывания из D9.1 в D9.2 и не только. Хорошо бы еще понять, в какую сторону двигаться.

[ivagor]

Доработал test1pic. Вторая версия при обнаружении ошибки показывает не только ошибочный байт из озу, но и эталонный байт из пзу.
Вверху эталонный байт
Строкой ниже - прочитанный из озу

Возможно этот вариант позволит заметить какие-то закономерности в ошибках. Даже если нет, это тест памяти со своей фишкой - он показывает ошибочные биты и совершенно не использует озу для хранения служебной информации.

[Mick]

Тут нарисовал идеализированные диаграммы с SC/
Старый вариант и новый.
Для старого SC/ можно переместить за пределы срабатывания D9.2 по RAS, если вместо RAS/ в формирователь SC/ поставить его противофазу - RAS.
Так как RAS формируется не на триггере а путем задержки через инвертор на ЛП5, то по логике между ними будет небольшая пауза, что при этом не должны наложиться сигналы RAS/ RAS, это чтобы иголки не было.

[ivagor]

Посмотрел только новый (нижний) вариант. Если для 3.5 и 4 МГц, то SYNC и DBIN можно смело сдвинуть направо, как ты сдвинул WR\. То, что ты нарисовал (возможно только WR\ надо сдвинуть левее) в некоторой степени соответствует быстрым процам на <=3 МГц (у медленных тоже такой переход будет, скорее всего в районе 2.5-2.75 МГц). Конечно, разница в запаздывании сигналов относительно клоков у быстрых и тормозных процов не 70-80 нс, скорее в районе 20, но на 3 МГц это приводит к условному переходу некоторых сигналов быстрых процов в более левую позицию на картинке в том отношении, что у медленных эти сигналы точно справа, а у быстрых они уже немного вылезают слева.

[Mick]

как ты сдвинул WR\

Это с ноги ВМ80. В реальности WR/ начинается считай после SYNC

Добавил сигнал WR Mem - так будет точнее

[ivagor]

Запаздывание (tDC) DBIN и SYNC отсчитывается относительно переднего фронта F2, а WR\ - относительно переднего фронта F1 и если рисовать единообразно, то надо сдвинуть или WR\ или DBIN и SYNC.

Решил дожать функционал test1pic до максимума. Теперь при обнаружении ошибки печатает 3 строки:
Адрес озу с ошибкой (hex)
Эталонный байт из пзу (bin)
Ошибочный байт из озу (bin)

- - - Добавлено - - -

Насчет WRmem я не понял, в схеме такого вроде нет. В схеме есть выход D10.1, но он будет инверсный относительно WRmem на картинке и по логам (и по схеме) видно, что длится он до F1 пересекающегося со следующим SYNC.

[Mick]

Насчет WRmem я не понял, в схеме такого вроде нет. В схеме есть выход D10.1, но он будет инверсный относительно WRmem на картинке и по логам (и по схеме) видно, что длится он до F1 пересекающегося со следующим SYNC.

Это я WRM проинвертировал и закончил окончанием WR/
По сути это типо должно выходить с D43.1 только в инверсии