Согласен.Сообщение от Bolt
Моё представление происходящего: три такта циклов чтения/записи происходят согласно картинке в #1, а после каждого цикла иногда Z80 необходимо совершать внутренние операции (в EX (SP), HL могут быть что-то типа перевыбора L на H и инкремента SP), во время которых шины остаются такими же, как в конце третьего такта (а зачем их менять?). Вроде, всё именно так, а как может быть иначе?
как сие понять? адрес и данные так и будут те же висеть на шине в дополнительные такты? или не будут?
не "зачем", а "потому что так получилось"
да как угодно
Прихожу без разрешения, сею смерть и разрушение...
Т. к. "…the WR signal goes inactive one-half T state before the address and data bus contents are changed…" — не будут. Но данные, видимо, спадут только во время "четвёртого" такта.
Именно.
Три такта оно должно отработать по датащиту, о проблемах с этим я не слышал. И, очевидно, внутренние операции не сопровождаются никакими действиями вовне ("потому что так получилось")
или наоборот - и адрес с данными задержатся, и WR - что не противоречит цитате
не очевидно
Прихожу без разрешения, сею смерть и разрушение...
WR по картинке, очевидно, становится неактивным в середине третьего цикла. Кстати, в https://www.zilog.com/docs/z80/ps0178.pdf для Z84C00 указано, когда именно это всё делается.
у каждого производителя z80 может быть свой даташит со своими дополнительными подробностями
но прочесать их все...
С любовью к вам, Yandex.Direct
Размещение рекламы на форуме способствует его дальнейшему развитию
Да, должна быть очень специфичная периферия, чтобы учитывать такие подробности
ну на сто процентов да жи у Соргелиг-а не соответствует.
А эта реализАция тоже довольно неплохая, Спек на ней работает, тайминги конечно оставляют желать.
Но я сейчас не об этом.
У этого же товарища есть визуальный симулятор Z80. И даже спек на нем он запускал, вроде на 800 кГц, практически в реальном времени можно диаграммы смотреть. Все не дойдут руки попробовать
Profi v3.2 -=- Speccy2010,r2
очевидно только для трёхтактовых циклов - A и D по ней изменятся только в следующем машцикле
даже более туманно - "the WR line is active when the data bus is stable" - так оно аж вон где stable еще
сам-то я подозреваю, что RD/WR всегда на третьем (не считай вэйты) такте снимаются, но одно дело подозревать...
Прихожу без разрешения, сею смерть и разрушение...
Причина ввода дополнительных тактов — Z80 внутри нужно изменить "адрес" источника/назначения. Делать это во время операций с ними нельзя (потому и вводится доп такты), значит во время доп тактов Z80 игнорирует D, то есть не принимает оттуда ничего внутрь стробом RD и не отправляет туда ничего изнутри стробом WR. Поэтому RD и WR нужно дезактивировать в третьем такте.
Трогать A D одномоментно с дезактивацией WR нельзя, т. к. на внешних устройствах их содержимое может измениться раньше дезактивации WR, поэтому вводят задержку в пол такта после и говорят, что данные и адрес стабильны весь WR. Шина данных вырубается (по датащиту, через полтакта после WR) ровно в конце третьего такта, но выходные буферы отключаются не мгновенно, а с полагающейся мощным транзисторам задержкой.
В датащите ситуацию можно понимать так: трёхтактовый цикл чтения/записи содержится в инструкции в сложном n-тактовом цикле чтения/записи. Описание первого — для работы с периферией, второго — для расчёта задержек. То есть трёхтактовый цикл чтения/записи не то же самое, что цикл в инструкции.
Z80 незачем вырубать шину адреса, поэтому там может быть что угодно.
з.ы.: а где визуальный симулятор Z80 найти?
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)
Ваши права
Ответить с цитированием
