FPGA-реплика ЭВМ ДВК-3 и платы МС1201

[andreil]

Да не, EDID - это уже фантастика.
На самом деле, квадратных (5:4) мониторов уже лет 10 как не делают. Для современных мониторов стандарт - 1920*1080. А совсем скоро стандартом станет 3840*2160 Наши простенькие FPGA и близко не подойдут к поддержке таких разрешений.
Все квадратные разрешения эти мониторы делают интерполяцией видеосигнала, с соответствующей корявой картинкой, и придется с этим смирится. Впрочем, мой текстовый экран 640*480 смотрится не так уж и плохо, если кто запустит проект - сам убедится. Думаю, что и графика 400*286 будет смотреться не хуже, слишком уж она грубая. Посмотрим...

Что касается поддержки смены разрешения, то даже не знаю, как такое возможно. Там же все тайминги разные, а вешать селекторы в виде кучи вложенных сцепленных if в цикле попиксельной обработки - это будет выглядеть примерно так:

if ((col < 11'd141 && mode == 2'b0) |
    (col < 11'd190 && mode == 2'b1) |
    (col < 11'd230 && mode == 2'b2) |
...
) begin

И так по всему циклу. Синтезатор там такого насинтезирует, что ни в какие временные рамки не влезет. И это еще только развертка, а там ведь и адресация видеобуфера съедет, и соответствие шрифта и знакоместа для текстовых экранов... Ну, настоящие специалисты, наверное, знают, как решить эту проблему просто и изящно, но мне ничего простого в голову не приходит.
Ладно, надо будет попробовать хоть как-то сделать, а там видно будет. Для начала придется текстовый видеоконтроллер переделать на 800*600. Это не так-то просто, он ведь сложнее чисто графического, поскольку должен не просто отображать пиксели из видеобуфера, а выдавать изображение символов на основе шрифтов. На УКНЦ, например, из-за этого вообще отказались от текстовых режимов и текст графикой рисуют.

1) Я в своём хобби-проекте как раз делаю видеовыход с поддержкой EDID - VGA/HDMI/DVI. Всё режается установкой одного мелкого STM32F103.
2) Куча разрешений легко укладываются, если картинку "вписывать" удвоением/утроением/etc пикселей. Просто для адресации видео-ОЗУ клок для счётчиков делим, как надо. Минусы - дублирующая логика. Если брать только с удвоением или без - просто мультиплексированием битов счётчика.
У меня STM'ка читает EDID с VGA, а вот с DVI/HDMI общается свой чип - с него инфа забирается так же в STM'ку. Оттуда по SPI вся инфа о таймингах и параметры PLL пишутся в FPGA - там сделал регистры для управления видео и PLL, всё вполне работает в железе. Сейчас жду печатки, что бы проверить чип для HDMI и избавиться от макеток с кучей проводков.
А если FPGA жирная, то у меня есть готовое решение без внешней STM'ки - с софт-ядром Cortex-M0, функционал тот же, только регистры висят сразу на шине AHB.