Выбор языка описания электронных схем (Verilog, VHDL и другие)

[krotan]

Чтобы что-то советовать, надо знать задачи, которые вы собрались решать.
К примеру, на VHDL можно описывать аналоговую электронику, а на Verilog только цифровую...

[AlexG]

Верно. Однако применительно к "чисто" цифровым fpga аналоговые возможности vhdl совсем не нужны. Посему этот "плюс" бесполезен. В отличие от "плюса" SV в виде продвинутых тестбенчей (это конечно, если осилить сию методику).

[hobot]

Ребята, повторю свой вопрос (ссылка на пост https://zx-pk.ru/threads/23978-tsifr...=1#post1106160) для ваших мнений что бы услышать?

[Hunta]

Ребята, повторю свой вопрос

Пиши на VHDL

[Mor-Da]

Секта выбирает Verilog.

[mastermind]

Посмотрите еще Clash: https://clash-lang.org/

Clash is a functional hardware description language that borrows both its syntax and semantics from the functional programming language Haskell. It provides a familiar structural design approach to both combinational and synchronous sequential circuits. The Clash compiler transforms these high-level descriptions to low-level synthesizable VHDL, Verilog, or SystemVerilog.

[Advertiser]

[Sandro]

Не специфичен - потому что не привязан к конкретному виду железа.
Вот AHDL - да, специфика от альтеры.

Неа. В девичестве он -- ABEL, но поскольку IBM зажала права на название, то пришлось переименовать.

а ise не переваривает - потому что vhdl более "древний" язык, чем SV. И реализацию SV по хорошему начали в виваде.

Ada, разумеется, язык более древний, спору нет А VHDL -- таки её диалект. Но блин .. на мой вкус, Verilog -- язык сомнительный. Несмотря на большую компактность ... на маленьких проектах. И к SV это моё мнение тоже относится.

Но на вкус и цвет ...

[Hunta]

Verilog -- язык сомнительный

Поскольку в момент, когда у меня появилась DE10, я был полным новичком в FPGA, на выбор до определённого уровня повлиял язык проекта PDP2011, а когда потом читал про разные языке, для меня минусов Verilog-а была лёгкость сделать ошибку в коде, которая будет пропущена синтезатором, но приведёт к нерабочей прошивке. И учитывая, что в тот момент я ещё понятия не имел о недостатках асинхронных схем (в частности - лёгкость создания нерабочей прошивки) - лишний повод получить нерабочую прошивку мне был совсем не к чему.

[AlexG]

"выстрелить в ногу" возможно даже из не заряженного ружья.
Ада несомненно "суперстар" - но увы это не основное средство производства в бизнесе.
Ровно так же как и всякие надстройки на VHDL/V/SV (это про Clash и еже с ними) если хочется "работать" непосредственно с железом.
Следующий уровень после SV это "условно С++" (который преобразуется средой разработки в VHDL/V/SV). Сиё позволяет реализовывать "математические", "ИИ" идр алгоритмы в железе.
Каждому языку своё время и место применения.
пс: в SV есть фича "интерфейс" - это что типа набора проводов (adr[16], Data[8], rd, wr итд), который позволяет одним "росчерком пера" завести в описание модуля все нужные сигналы и в случае изменения комплекта этих сигналов достаточно только отредактировать описание "интерфейса" (без беготни по описаниям модулей, где используется оный интерфейс).
пспс: есть ещё ряд достаточно приятных фичъ... читайте книжки (правда все они на англицком).

[Vslav]

Пояснение для "обычных" программистов:
- VHDL - это Паскаль, перегружен типизацией, достаточно громоздкий - читается хуже. Из достоинств - чуть сложнее выстрелить себе в ногу, но все равно можно. Как и оригинальный Паскаль - на нем проще учиться, но дальше вся эта типизация начинает напрягать, тупо больше текста набирать, больше шансов на синтаксическую ошибку, все это жрет время.
- Verilog - это Си-89, полная свобода, синтаксис проще, читаемость лучше, пишется быстрее, нет строгой типизации, легко выстрелить себе в ногу.
- System Verilog - дальнейшее развитие Си, ну еще не С++, но уже Си-11.

Писал на всех трех, на цифровых задачах принципиальной разницы нет, при прочих равных мой выбор был бы SV,
там много удобных вещей, но портируемость (поддержка разными производителями немного отличается) вызывает опасения,
поэтому остаюсь на обычном Верилоге, у меня нет настолько больших проектов чтобы вынужденно переходить на SV.