Союз-Неон ПК-11/16 описания и доработки

[dk_spb]

Я еще пробовал PALки с буквой Z, их поведение отличалось, но детали надо вспоминать по записям

[Advertiser]

[UncleDim]

Наоборот было не в неонах) эт я с непривычки просто.

[RN1TZ]

Доброго времени суток!
Переработанная замена микросхем.
V3 + V4 и часть V7 Вложение 79333 применить ATF750.
V5 и части от V4 и VA Вложение 79334 GAL22V10B или ATF22V10, для старшего и младшего полубайта одинаковые прошивки, зависит применение от равно злачных входов (исключающее или А0L или A0H) логический уровень на одном из входов задаёт признак Старший / n Младший.
Остальная часть V7 Вложение 79335

Схема Вложение 79336 также в архиве V3_V4_V7 лежит файл V3.pbs модель симуляции из приложения Deeds (Digita Circuit Simulator)

В этом симуляторе видна причина почему не работает ATF16V8 в замен 1556 серии.

[xolod]

В этом симуляторе видна причина почему не работает ATF16V8 в замен 1556 серии.

И в чем эта причина?

[dk_spb]

В этом симуляторе видна причина почему не работает ATF16V8 в замен 1556 серии.

Интересно, а почему тогда GAL16V8D-25 не во всех местах Неона работают вместо ХПшек (которые по пачпорту те же -25)?
Сорри, вру, ХПшки -40

[RN1TZ]

а почему тогда GAL16V8D-25 не во всех местах Неона работают вместо ХПшек

Дык и не вся комбинаторная логика время зависимая, я выше писал про DL триггер которые построены на внутренних обратных связях.

[xolod]

Дык и не вся комбинаторная логика время зависимая, я выше писал про DL триггер которые построены на внутренних обратных связях.

Так там защелок на комбинаторике, куча:
V1 - RAS0, RAS3, RPLY, RAM_RD
V2 - CAS
V3 - DAC_EN, CSYN
V6 - RAS1, RAS2
V8 - V8-12
P1 - MMBANK
P2 - EF0, EF1
P10 - P10-16, FL_DACK
P11 - HN0, HN1, P11-19, RUN
P12 - HN2, USEL

[UncleDim]

да, да, интересно очень. не так свистит стучит или что?

[RN1TZ]

Скриншоты делать лень, скажу в двух словах. В синхро смеси, во время кадрового сонхро сигнала пропадают строчные врезки, фактически обрезается кадровая синхронизация. В комбинаторной логике формирователя сигнала DAC_EN не фиксируется в DL триггере конец прямого хода и гашение видео сигнала начинается с половины строки. Из за малых задержек в сигналах появляются просечки в виде цифрового шума. Чтобы применять быстрые GAL или ATF нужно вводить стробирование фиксировать логические состояние.
Выше выложены файлы проектов в WinCupl с оптимизированными логическими состояниями с сохранением функций.

Хотелось бы в живую опробовать и при необходимость откорректировать прошивки. И получить реплику Неона на SMD элементах.

[RN1TZ]

xolod Я с вами согласен, если вам интересно то в выложеных файлах сигналы DAC_EN, CSYN, V8_12, MMBANK, EF0 и EF1 уже допилил под быструю логику.

Сегодня до делал V1, V2, V8 и V9, от моделирую в комплексе устраню мелкие не до четы. И выложу в этом топике следующие версии, на все общий суд.