1) Товарищ Vslav пишет на verilog. Автор реверсов с кристалла процессоров vm80a 1801ВМ1/2/3
https://github.com/1801BM1
2) однозначного ответа не будет , пока не попробуешь реализовать схему. Как вариант можно воспользоваться синтезатором частот в плисе и сгенерировать две частоты со сдвигом фаз в 180гр. Будет минимум телодвижений. (боже упаси использовать инвертор для этих целей...). И НЕ использовать тактовый сигнал как обычный логический сигнал. CLK (и CLK_n) подавать только на тактовые входы триггеров.
Ну или использовать одну CLK а "там" указывать по какому фронту конкретный триггер будет работать. см PDF ранее выложенные.
ПС: я бы рекомендовал обвести пунктиром каждый кусок исходной схемы, обозвать его и реализовывать его как отдельный модуль. потом соединить их в одном топовом модуле. каждый отдельный модуль проще тестировать и отслеживать исправления исходной схемы. и по возможности не использовать русские буквы в комментариях (я не помню в какой кодировке у Алтеры, у Ксайлинкс под виндами cp1251. а что с кодировками под линуксов вообще не знаю).
пспс: verilog несколько более универсален: можно использовать для любых сред разработок и различных плис (в том числе и для китайцев). Проще чем vhdl (особенно если полжизни писал программы на Си). Элементарно стыкуется с (переводится на ) SystemVerilog.
пспспс: для особых "извращенцев" - в одном проекте можно использовать хоть все три языка одновременно (проверено в xilinx), главное чтоб среда разработки (синтезатор) понимал их.
Ответить с цитированием