Реверс-инжиниринг Z80

[AlexG]

Согласен на 98%

Я не рекомендую подавать внешний тактовый сигнал с неизвестной скважностью на схему, часть триггеров которой срабатывает по нарастанию, а другая часть - по спаду. Почему?

"здесь" - не стремятся добиться космических скоростей. Посему допустимо "подавать внешний тактовый сигнал с неизвестной скважностью". Главное обеспечить длительность любого полупериода больше чем минимальное время от Максимальной допустимой частоты модели. Это если не требуется использовать PLL (но я не помню требований к входной частоте для оного).
Про похожесть ("сходство" Verilog и C - кажущееся) имеется ввиду сложность написание. Verilog и C одного уровня, а VHDL это уровень языка ADA (более строгое соответствие типов, постоянные преобразования типов, знаков итд).

Для 7-семейства в systemveriloge (да и в vhdl) не требуется использовать инвертор (достаточно указывать по какому фронту "мы" работаем).

И да, в клонах ZX есть режим турбо, который переключает на ходу тактовый сигнал.
- - - Добавлено - - -

Я не сторонник в лоб переписывать с параллельного языка на последовательный. Понятно, что так можно получить наибольшую идентичность исходному коду, с меньшими шансами накосячить при оптимизации. Однако, на мой взгляд, это крайне расточительно в плане ресурсов.

Я подразумевал о возможности. а так - да, временами может потребоваться много вспомогательной работы по созданию "рунтайма".
ПС: к слову в виваде симулятор преобразуется *.v (любой hdl) в *.exe исполняемый файл , выводом является результат симуляции.