Итак, уточню еще несколько вопросов:

1. VHDL все же или Verilog? Мне все равно, какой изучать, мне важно, какой сейчас в ходу, и, самое главное, на каком пишется большинство наших ретропроектов? На каком написаны симуляторы спектрума, симуляторы 1801ВМ2?

2. Пока что я не услышал конкретного решения, как именно мне тактировать схему, у которой на входе CLK, а внутри часть триггеров работает по спаду, а часть по фронту этого CLK? Мне приходит в голову только инверсия CLK (/CLK), и уже на часть триггеров подавать тактовый CLK, а на часть /CLK. Это же будет нормально синхронно и без подводных камней? Или как?