Реверс-инжиниринг Z80

[aviator]

Поэтому все делаю последовательно, как мне понятнее. Сперва транзисторная, потом логическая, потом причесывания и понимание. А потом уже куда угодно можно двигаться. Да и другим понятнее она.

А после причёсывания схемы из логических элементов напрашивается этап математико-логической модели. А уж из неё потом можно и эмулятор на любом языке. И синтезированная для FPGA выглядеть будет совсем не так, как реверс-схема процессора, но результат будет выдавать такой же.

По поводу защёлок - надо смотреть каждый случай. Как уже сказали, она реализуема физически. Но! Может быть, что в математический и verilog-модели этот элемент будет вообще лишним. Либо же будет являться элементом памяти конечного автомата, а многие FPGA имеют для этих целей скоростную внутреннюю память.

[Titus]

Почитал про Verilog. В общих чертах все понятно, и что такое always-блоки.
Правда, пока не понял, как задавать такой блок И для спада CLK, и для фронта.
И при этом, чтобы в блоке для фронта и спада делались разные действия.

[aviator]

Если мне память не изменяет, то в списке событий блока можно просто указать сигнал, и тогда блок будет "выполняться" при каждом изменении сигнала. Но если надо для фронта и для спада делать разные действия, то должно быть два always-блока с posedge и negedge. Но как сейчас это согласуется с современными ПЛИС - надо поинтересоваться у знающих людей. На "циклоне" синтезировалось без проблем, и каких либо ухудшений по тактовым частотам или по неопределённым состояниям не видел.

- - - Добавлено - - -

Опять же, FPGA - это синхронный дизайн. И идеальный путь, чтобы всё синхронизировалось по общему тактовому сигналу. Тогда минимум проблем будет.

[AlexG]

Почитал про Verilog. В общих чертах все понятно, и что такое always-блоки.
Правда, пока не понял, как задавать такой блок И для спада CLK, и для фронта.
И при этом, чтобы в блоке для фронта и спада делались разные действия.

always-блок не может работать по фронту и спаду от одного и того же сигнала (в данном случае CLK). Только либо по фронту либо только по спаду.
https://www.asic-world.com/examples/...flip_flop.html

[Titus]

always-блок не может работать по фронту и спаду от одного и того же сигнала (в данном случае CLK). Только либо по фронту либо только по спаду.

И реализовать мою задачу можно с помощью?..

[AlexG]

И реализовать мою задачу можно с помощью?..

Несколько не понял вопроса.
155ТМ2 ни разу не работает по двум фронтам тактового сигнала и вроде на них собрано до фига и больше различных устройств. Я не вижу причин , которые однозначно не позволят реализовать "этот проект"

[Advertiser]

[aviator]

Несколько не понял вопроса.
155ТМ2 ни разу не работает по двум фронтам тактового сигнала и вроде на них собрано до фига и больше различных устройств. Я не вижу причин , которые однозначно не позволят реализовать "этот проект"

Разные действия, грубо говоря, означают разные логические функции. Следовательно должно быть два always блока.
always @(posedge clk) begin ... end
always @(negedge clk) begin ... end
Опять же, как оно синтезируется в соверменных FPGA, с учётом упрощения логических блоков, о котором вы упоминали...

[Titus]

Несколько не понял вопроса.
155ТМ2 ни разу не работает по двум фронтам тактового сигнала и вроде на них собрано до фига и больше различных устройств. Я не вижу причин , которые однозначно не позволят реализовать "этот проект"

Да все позволяет. Просто в одном блоке есть TM2, на которые заведен CLK, и есть TM2, на которые заведен /CLK. Удваивать частоту нельзя. Надо так и работать, чтобы часть триггеров по фронту переключалась, часть по спаду.

- - - Добавлено - - -

учётом упрощения логических блоков, о котором вы упоминали...

Что за упрощение?

[aviator]

Что за упрощение?

Вот тут говорилось про отличия между поколениями Xilinx. Это уже мимо меня прошло.

[Barmaley_m]

... отвлечься от абстракций в виде электрических принципиальных схем на "рассыпухе", а вернуться к математическо-программистским корням, к дискретной математике и теории вычислительных процессов. А именно - к комбинаторике, графам, автоматам различных типов и их оптимизации. И вот это всё на Verilog перекладывается просто превосходно.... А оптимизацией синтезируемой логической схемы займётся софт.

Полностью абстрагироваться от железа и полностью полагаться на оптимизацию софтом - большая ошибка. С таким подходом получаются огромные и тормозные реализации в FPGA. Я видел множество примеров функциональных блоков от той же фирмы Xilinx, где такое вот абстрактное программирование раздувало потребление ресурсов кристалла сверх всякой меры.

Конечно, мышление в терминах логических схем плохо ложится на VHDL/Verilog. Но это объясняется тем, что VHDL/Verilog - это языки симуляции, а не описания логических схем. Их под роль описания приспособили насильно.

Из своего опыта могу сказать, что наилучшие результаты дает нахождение некоторого компромисса. Мыслить по-прежнему в логике, регистрах и мультиплексорах. Лишь некоторые сложные узлы, вроде конечных автоматов со сложной диаграммой переходов, можно оставить на синтез и оптимизацию софту, а самому придумывать их именно в виде конечных автоматов, а не логических схем, и напрямую описывать как автоматы на Verilog/VHDL.

Всегда нужно иметь в виду, какие у целевой ПЛИС есть ресурсы, как устроены логические блоки, как их можно настраивать, какие схемы хорошо на них лягут, а какие - плохо. И тогда получаются реализации, которые потом можно после синтеза проверить на уровне логической схемы и узнать в диаграмме свои задумки. И эти реализации получаются с малой затратой ресурсов и высоким быстродействием.

Я в начале, как учился разработке на FPGA, пытался все делать в виде логических элементов, регистров и т.п., полностью на уровне схемы. Сделал себе VHDL-блоки для регистров, счетчиков и т.п. с настраиваемыми параметрами, а далее вставлял их в "схему", т.е. VHDL-элемент более высокого уровня. Такой подход работал, но позже я понял, что он неэффективный в плане удобства разработки. И стал уже напрямую не вставлять в схему счетчики, а писать для них "процессы" или даже вставлять реализацию счетчиков в другие процессы, которые еще чем-то занимались. Получал на выходе синтеза те же самые схемы, но более лаконично описанные.

Да, перестройка мозгов нужна большая. Быстро она не происходит. Нужно просто браться за дело, от простого к сложному. Почаще контролировать результаты синтеза - какая получается логическая схема. И тогда со временем придет легкость и эффективность разработки.

- - - Добавлено - - -

Правда, пока не понял, как задавать такой блок И для спада CLK, и для фронта.
И при этом, чтобы в блоке для фронта и спада делались разные действия.

В твоем случае лучше всего иметь как минимум два разных always-блока, один для фронта, второй для спада. И выполнять в каждом из них соответствующие действия.

В Verilog или VHDL можно создать always-блок (или процесс), запускающийся и по фронту, и по спаду, и вообще по произвольным событиям. Но такой блок может быть затруднителен для синтеза схемы. Одно маленькое отличие логики внутри блока - и потребление ресурсов кристалла возрастет десятикратно. И триггеры будут реализовываться не на встроенных в кристалл триггерах, а на комбинационных схемах с обратной связью. И тому подобные аномалии. Лучше всего иметь только always-блоки по фронту или спаду, и никаких других.