Вообще, если нужно несколько синхросигналов разной частоты (а это частая ситуация), то для этого есть встроенный PLL. Фаза таких клоков всегда одинакова, кроме того, внутри плисины ещё и применяются специальные меры, чтобы, на этапе синтеза, можно было рассчитать задержку распространения синхросигналов по шинам.
Несколько раз переделывал схемы с малой интеграции и сталкивался с тем, что разработчики использовали трюки с асинхронностью и собственными задержками переключения логических элементов. Главным образом для экономии, или ещё какие спецэффекты хотели получить. А в FPGA это всё повторять смысла не имело, так как синтез по совсем другим правилам.
Ответить с цитированием