Реверс-инжиниринг Z80

[Deadly]

Получается точных эмуляторов не существует, как и симуляторов?

[Titus]

Получается точных эмуляторов не существует, как и симуляторов?

Эмуляторов, думаю, точно не существует.

А симуляторы может быть, если модели были написаны на основе транзисторной схемы от Z80 Explorer'a, на которой и я базировался.

- - - Добавлено - - -

https://github.com/MiSTer-devel/ZX-S...master/rtl/T80

Ааа! Это же не Verilog, a VHDL.

- - - Добавлено - - -

https://github.com/emu-russia/SEGAChips/tree/main/Z80
"Живите с этим!"

Только я все равно не понял, с чего делали.

- - - Добавлено - - -

По мере причесывания схемы, проверяю RS-триггеры, не могут ли они встать 'враскоряку', когда на обоих входах 1, а на выходах, соответственно, будут нули. Один такой триггер нашел. При сочетании ресета, данного во время последнего цикла команды, триггер может на пол-такта как раз так раскорячиться, выдав два нуля. Этот триггер в цепи управления BUSRQ - BUSACK. Впрочем, это третье состояние все равно ни к каким особым последствиям не приводит.

[AlexG]

Где там второй клок?

Ну как тот так...
CLK - обычный сигнал
MCLK реальный клок.Screenshot 2024-09-12 221114.zip

[Titus]

Еще обратил внимание, что по BUSRQ в высокоомное состояние принудительно переводится только шина адреса.
Шина данных тоже находится в Z-состоянии потому что останавливается выполнение команды.
А вот шины управления /MREQ,/IORQ,/RD,/WR умеют отключать только верхние транзисторы, а нижние не отключаются, и чтобы шина управления была в Z-состоянии, процессор должен подать на эти линии единички. Впрочем, так и получается, т.к. выполнение команды останавливается. Хотя, надо внимательно посмотреть, нет ли команд, у которых между M-циклами остается активной хотя бы одна из вышеописанных линий.

[Barmaley_m]

Еще обратил внимание, что по BUSRQ в высокоомное состояние принудительно переводится только шина адреса.

В FPGA можно использовать высокоомное состояние, но только на внешних выводах. Для этого их надо подключать через специальные блоки (tri-state buffer) и отдельно подавать на них сигнал управления, включающий или отключающий выходные транзисторы. Впрочем, возможно, что компилятор FPGA может и сам понять, что человек хочет сделать выводы с третьим состоянием, и автоматически включить эти буферы и логику управления ими в схему.

[Deadly]

Тут кинули вот такую ссылку работы команд, можешь разъяснить как оно там в реале?
https://spectrumcomputing.co.uk/foru...ic.php?t=10555

[HardWareMan]

Только я все равно не понял, с чего делали.

С собственного декапа. Это же в рамках Сеги было сделано командой Эмураша. Я, правда, не участвовал, только советовал всякое и консультировал.

[AlexG]

Вопрос вероятно был NMOS или CMOS ?

[Titus]

С собственного декапа. Это же в рамках Сеги было сделано командой Эмураша. Я, правда, не участвовал, только советовал всякое и консультировал.

Если делали собственное, чего же они не опубликовали в виде транзисторной схемы или чего-то подобного?

- - - Добавлено - - -

Вопрос вероятно был NMOS или CMOS ?

И это тоже.

- - - Добавлено - - -

Тут кинули вот такую ссылку работы команд, можешь разъяснить как оно там в реале?
https://spectrumcomputing.co.uk/foru...ic.php?t=10555

Блочные команды inir/indr/otir/otdr пока не разбирал.

[HardWareMan]

Вопрос вероятно был NMOS или CMOS ?

Если делали собственное, чего же они не опубликовали в виде транзисторной схемы или чего-то подобного?

Эм... Там есть https://github.com/emu-russia/SEGACh...in/Z80/netlist, открывайте его Дероутом (в соседней репе). А на главной в этой репе есть вот:

А там...

Я херею с вас, дорогая редакция...

PS Часть инфы на личной репе одного из участников группы. https://github.com/nukeykt/