Реверс-инжиниринг Z80

[AlexG]

штатное ПО по любому потребуется, если нужен результат в "железе", так что "iverilog" лишняя заморочка.
Но если "результат в железе не нужен совсем" - то да "iverilog" (возможно) норм вариант (я не использовал ни разу, судя по описанию только для verilog с рядом ограничений).

- - - Добавлено - - -

Ну давай ещё подискутируем, что лучше: Altera или Xilinx (или Lattice).

А это уже ОФФТОП. У всех "любимые карандаши разные". Повторю: среда разработки у Xilinx более технологична, последовательна, понятнее ... (по результатам работы с обеими средами).

[Advertiser]

[b2m]

"iverilog" (возможно) норм вариант (я не использовал ни разу

Смысл засорять тему ненужными аргументами "против"?

[Titus]

Итак, уточню еще несколько вопросов:

1. VHDL все же или Verilog? Мне все равно, какой изучать, мне важно, какой сейчас в ходу, и, самое главное, на каком пишется большинство наших ретропроектов? На каком написаны симуляторы спектрума, симуляторы 1801ВМ2?

2. Пока что я не услышал конкретного решения, как именно мне тактировать схему, у которой на входе CLK, а внутри часть триггеров работает по спаду, а часть по фронту этого CLK? Мне приходит в голову только инверсия CLK (/CLK), и уже на часть триггеров подавать тактовый CLK, а на часть /CLK. Это же будет нормально синхронно и без подводных камней? Или как?

[AlexG]

1) Товарищ Vslav пишет на verilog. Автор реверсов с кристалла процессоров vm80a 1801ВМ1/2/3
https://github.com/1801BM1
2) однозначного ответа не будет , пока не попробуешь реализовать схему. Как вариант можно воспользоваться синтезатором частот в плисе и сгенерировать две частоты со сдвигом фаз в 180гр. Будет минимум телодвижений. (боже упаси использовать инвертор для этих целей...). И НЕ использовать тактовый сигнал как обычный логический сигнал. CLK (и CLK_n) подавать только на тактовые входы триггеров.
Ну или использовать одну CLK а "там" указывать по какому фронту конкретный триггер будет работать. см PDF ранее выложенные.
ПС: я бы рекомендовал обвести пунктиром каждый кусок исходной схемы, обозвать его и реализовывать его как отдельный модуль. потом соединить их в одном топовом модуле. каждый отдельный модуль проще тестировать и отслеживать исправления исходной схемы. и по возможности не использовать русские буквы в комментариях (я не помню в какой кодировке у Алтеры, у Ксайлинкс под виндами cp1251. а что с кодировками под линуксов вообще не знаю).
пспс: verilog несколько более универсален: можно использовать для любых сред разработок и различных плис (в том числе и для китайцев). Проще чем vhdl (особенно если полжизни писал программы на Си). Элементарно стыкуется с (переводится на ) SystemVerilog.
пспспс: для особых "извращенцев" - в одном проекте можно использовать хоть все три языка одновременно (проверено в xilinx), главное чтоб среда разработки (синтезатор) понимал их.

[Кря Кря]

VHDL все же или Verilog? Мне все равно, какой изучать, мне важно, какой сейчас в ходу, и, самое главное, на каком пишется большинство наших ретропроектов? На каком написаны симуляторы спектрума, симуляторы 1801ВМ2?

vhdl забыть как страшный сон, если забыть нельзя то терпеть и страдать

[Titus]

2) однозначного ответа не будет , пока не попробуешь реализовать схему. Как вариант можно воспользоваться синтезатором частот в плисе и сгенерировать две частоты со сдвигом фаз в 180гр.

Ни в коем случае. Частота CLK не константа, может продаваться на процессор произвольно меняясь на ходу.

- - - Добавлено - - -

Ну или использовать одну CLK а "там" указывать по какому фронту конкретный триггер будет работать. см PDF ранее выложенные.

А, ну если это возможно, то прекрасно. Мне именно и надо, чтобы одни триггеры работали по спаду, другие по фронту же.

[AlexG]

Уточнение: Частота CLK плавно или дискретно (несколько значений) меняясь на ходу ? это типо "академический вопрос".
пс: на алишке есть ebaz4205 (не самый лучший вариант платы). но тут тоже есть нюансы - есть шанс что "изделие" одноразовое, те залить свою прошивку не выйдет. хотя если продают... то наверно всё норм.

[Titus]

Уточнение: Частота CLK плавно или дискретно (несколько значений) меняясь на ходу ? это типо "академический вопрос".

Входная частота CLK может меняться как угодно в Z80. Допустим, внешняя схема тормозит процессор не по сигналу WAIT, а затормаживанием CLK. В общем, смысл в том, что нельзя рассматривать CLK, как что-то со стабильной частотой и скважностью. Это просто события по фронту и спаду которых надо тактировать триггеры.

[AlexG]

Ок. такой вариант возможен. Параметры скважности будет зависеть от максимальной частоты всей модели. те если Fmax ==5 МГц, то мин значение полупериода будет 10нС, а второй полупериод от 10 до бесконечности. Тк плиса вещь статическая то нижняя частота от 0 до Fmax.
ПС: 1) если использовать PLL то там есть порог минимальной опорной (входной) частоты -- чтото в районе нескольких МГц (точно не помню).
2) есть вариант использовать Fmax всегда, но управлять скважностью. что тоже будет равносильно от 0 до Fmax.
Несколько "мутно" пишу - но надеюсь что понятно будет.

[Titus]

Несколько "мутно" пишу - но надеюсь что понятно будет.

Мне еще пока не понятно главное - как при произвольной CLK, но не превышающей определенную частоту, сделать, чтобы часть триггеров работала по спаду, часть по фронту?