Реверс-инжиниринг Z80

[Titus]

Titus, У меня не хватает цензурных слов чтобы высказать восхищение проводимой работой.

Ты дождись сперва, может я забью не доделав)

Прогресс: 30% из 2000 подтягивающих транзисторов.

[Titus]

Все, расставил все 2000 подтягивающих транзисторов.

Надо было сразу послушать уважаемого товарища @Vslav'а и не забивать на подтяжки. Когда я переводил потранзисторный реверс ВМ2 (от того же @Vslav'а) в логическую схему, там не было ни одной динамической защелки. И я решил, что и в Z80 ничего такого не будет. Но динамических защелок оказалось множество, и при таком раскладе без точного знания, где есть подтяжка, а где нет, понять функционал схемы невозможно.

Теперь предстоит заново причесывать схему, т.к. после расстановки подтяжек все красивое форматирование испортилось.

[Titus]

Разбираю логику потихоньку.
Встречаются интересные вещи.

Например, в одной из цепей сброса явная избыточность.

Скрытый текст

Фрагмент схемы:


Логический эквивалент:

[свернуть]

Как видно из схемы, элементы U240 и U241 совершенно избыточны, если я правильно все понимаю)

[AlexG]

1) Где сигнал РЕС на верхнем ?
2) и почему внизу у У239 тактовая инверсной подрисовано
3) У238 - это по сути защёлка наверно получается , или что ?

[Titus]

1) Где сигнал РЕС на верхнем ?

Приходит сверху на T7641.

2) и почему внизу у У239 тактовая инверсной подрисовано

Потому что этот триггер тактируется отрицательным уровнем сигнала CLK.

3) У238 - это по сути защёлка наверно получается , или что ?

Да.

[AlexG]

Оффтоп малость. у процессора существует два вида внутреннего сброса (при одном внешнем сбросе), зависит оное от того когда снимается "сброс" со входа. Поэтому есть патент.
смотреть на
https://baltazarstudios.com/z80-gratitude/
Special reset
https://baltazarstudios.com/webshare.../US4486827.pdf

instruction overlap; switches on the internal data bus
https://baltazarstudios.com/webshare.../US4332008.pdf

нечто про входные пины.
https://baltazarstudios.com/webshare.../US4605980.pdf

- - - Добавлено - - -

Потому что этот триггер тактируется отрицательным уровнем сигнала CLK.

Я малость слеповат. Схему внимательно не анализировал, однако на верхнем все тактовые в одной полярности. Может инверсия "гдетовнутриобразуется" ?
пс: Я только что домой дополз...

- - - Добавлено - - -

T7641 Открыт когда тактовая 1 или 0 ?

[Titus]

T7641 Открыт когда тактовая 1 или 0 ?

Транзисторы открыты, когда на затворе 1)

- - - Добавлено - - -

Оффтоп малость. у процессора существует два вида внутреннего сброса (при одном внешнем сбросе), зависит оное от того когда снимается "сброс" со входа. Поэтому есть патент.

Спасибо, полезная информация, не знал)

А то я думаю, зачем такой ресет) А он вот зачем)
Как раз схема из патента примерно в реале такая и есть.

[Titus]

Набросал логическую схему триггеров прерываний.

Как видно из схемы, команды RETI и RETN абсолютно идентичны. Хотя в документации указано, что только RETN приводит к копированию IFF2 в IFF1.

И еще замечание. В описании сказано, что при выполнении команды EI поступивший в это время запрос на прерывание будет блокирован, пока не выполнится следующая за EI команда.
Но судя по схеме, EI (равно как и DI) просто блокирует разрешение записанное в IFF1. А следовательно, если будет выполнятся цепочка из команд EI, то прерывание не сработает, пока все EI не выполнятся.

И еще, IFF2 нигде не используется, кроме как для команды LD A,I/R, либо же для копирования в IFF1 по команде RETN/RETI. Что, впрочем, совпадает с описанием.

Добавка:
NET00188 - это INT_ACK (подтверждение INT)
NET00135 - это NMI_ACK (подтверждение NMI)
NET00114 - это INT_REQ (запрос INT)

Скрытый текст

[свернуть]

[Lethargeek]

И еще замечание. В описании сказано, что при выполнении команды EI поступивший в это время запрос на прерывание будет блокирован, пока не выполнится следующая за EI команда.
Но судя по схеме, EI (равно как и DI) просто блокирует разрешение записанное в IFF1. А следовательно, если будет выполнятся цепочка из команд EI, то прерывание не сработает, пока все EI не выполнятся.

а retn/reti как блокируют только после первой в цепочке?
https://spectrumcomputing.co.uk/foru...pic.php?t=7086

[ivagor]

В описании сказано, что при выполнении команды EI поступивший в это время запрос на прерывание будет блокирован, пока не выполнится следующая за EI команда.
Но судя по схеме, EI (равно как и DI) просто блокирует разрешение записанное в IFF1. А следовательно, если будет выполнятся цепочка из команд EI, то прерывание не сработает, пока все EI не выполнятся.

Не вижу противоречия, просто каждый следующий EI в свою очередь откладывает реакцию на прерывание, 8080 работает аналогично.