Реверс-инжиниринг Z80

[org]

оффтоп же.

По верилогу рекомендую книгу Соловьёва.
"Основы языка проектирования цифровой аппаратуры Verilog | Соловьев Валерий Васильевич"

Я уже начал ModelSim пробовать. Тем более, как я понял, он самый популярный.

для икаруса кроме блокнота для набора верилога больше ничего не нужно. В состав входит GTKWave, для просмотра .vcd дампов.

ModelSim и подобные (Quartus, PlanAhead/Vivado) - это монструозные комбайны на несколько гигабайт.

[Advertiser]

[Titus]

ModelSim и подобные (Quartus, PlanAhead/Vivado) - это монструозные комбайны на несколько гигабайт.

Это я уже понял) Но раз уж он пользуется такой популярностью, решил начинать с него.

[AlexG]

ModelSim к сожалению ничего не подскажу. лет 10 назад пробовал использовать. С тех пор у вивады свой симулятор - не скажу что прелесть - но на мои нужды хватает. Другими то же не пользовался. (я не фанатичный фанат "свободного софта"). В программах симуляции надо быть внимательным с точки зрения "где код, для которого можно выполнить синтез, а где код только для симуляции". Иначе можно создать "сферического коня".

- - - Добавлено - - -

В догонку.
1 - возможно есть "кнопка" сохранить wavewindow.cfg
2 - хз
3 горячие кноки кажется были - надо хелп смотреть или настройки
4 'Run 100' кажется время выполнения моделирования в единицах us (гдето в настройках было).
пс
давно это было

пспс: конечно можно ограничиться только моделированием, но (моё имхо) лучше совмещать реализацию и симуляцию

[Titus]

лучше совмещать реализацию и симуляцию

Что это означает?

[AlexG]

собственно сообщение 527.

в module counter должен быть ТОЛЬКО синтезируемый код.
а в module testbench всё что относится к тестированию.
Собственно там так и сделано - норм.
По module counter (в вивадо или алтера) можно посмотреть "схему" во что превращается описание. Какие есть возможности у других программ - я без понятия.

[Titus]

Пока никто не прояснил мои вопросы по ModelSim, спрошу еще по Verilog'у:
Как обычно реализуют модули с двунаправленными шинами? Например, как шина данных на Z80?

[and1981]

Пока никто не прояснил мои вопросы по ModelSim, спрошу еще по Verilog'у:
Как обычно реализуют модули с двунаправленными шинами? Например, как шина данных на Z80?

Если это внешняя двунаправленная шина то через примитив TRI.

assign DATA[7:0] = ~RW ? DOR[7:0] : 8'hZZ;

Также, драйвить шину могут несколько источников, необходимо разрулить доступ к шине без конфликтов в таком случае.

[Titus]

Также, драйвить шину могут несколько источников, необходимо разрулить доступ к шине без конфликтов в таком случае.

Как именно обычно это делают?

- - - Добавлено - - -

Если это внешняя двунаправленная шина то через примитив TRI.

В виде чего DATA обозначается в параметрах модуля? У него же только Input или Output параметры.

- - - Добавлено - - -

Можно привести маленький пример модуля с двунаправленной шиной?

[SegaBoy]

В виде чего DATA обозначается в параметрах модуля? У него же только Input или Output параметры.

Ещё есть Inout

[and1981]

DATA объявляется так :

inout[7:0] DATA;

Вот наш с Оргом общий проект старого верилога 6502 https://github.com/andkorzh/OLD-Veri...log/Core6502.v
Топ модуль содержит двунаправленную шину DATA[7:0].

От конфликтов избавится можно путем разделения доступа с помощью комбинаторики, чтобы исключалась возможность одновременного присуствия двух и более драйверов на шине. Обычно процессоры в своей внутренней логике уже содержат подобные блокировки, и оно будет работать "из коробки" если точно повторять внутреннюю структуру чипа. Например декодер портов чтения, который имеет только одно значение на выходе и управляет загрузкой данных на шину из разных источников, это избавляет от этой проблемы полностью.