Вектор-06Ц, 580хх на ПЛИС

[KTSerg]

...
А зачем нужна кратность 50МГц?

Собираюсь начать эксперименты с подключения готовой девборды. А на ней кварц 50МГц, от него и плясать.
Возможно лучшим решением было-бы завести внешнюю частоту с Вектора на Альтеру, подать её на PLL и жить в гармонии...
Но наиболее близкая к меандру, и доступная на пинах частота с которой наверное можно было-бы синхронизироваться, это F2.
Подать её на PLL получить нечто пригодное для ядра...

[svofski]

А на ней кварц 50МГц, от него и плясать.

Это просто кварц, от него с помощью PLL можно получить более удобные для себя частоты. Необязательно тактировать свою систему от кварца напрямую.

[ivagor]

На счет интерфейса не понял.

В данном случае с использованием проца Vslava это скорее всего будет

Скрытый текст

module vm80a
(
   input          pin_clk,       // global module clock (no in original 8080)
   input          pin_f1,        // clock phase 1 (used as clock enable)
   input          pin_f2,        // clock phase 2 (used as clock enable)
   input          pin_reset,     // module reset
   output[15:0]   pin_a,         // address bus outputs
   inout [7:0]    pin_d,         //
   input          pin_hold,      //
   output         pin_hlda,      //
   input          pin_ready,     //
   output         pin_wait,      //
   input          pin_int,       //
   output         pin_inte,      //
   output         pin_sync,      //
   output         pin_dbin,      //
   output         pin_wr_n
);

[свернуть]

Хотя не исключено, что придется сделать свой вариант согласования с vm80a_core.

Но наиболее близкая к меандру, и доступная на пинах частота с которой наверное можно было-бы синхронизироваться, это F2.
Подать её на PLL получить нечто пригодное для ядра...

И все же как тогда с этим

Но я бы еще обратил внимание на другую строку fIN Input clock frequency и минимальная там 5 MHz.

Не буду притворяться, что знаю, какие конкретно проблемы будут в данном случае. Возможно будет работать, но с некими особенностями. Лучше бы все же на это не нацеливаться, если знающие люди не скажут - "не обращайте внимания на даташит, можно подать на вход pll 3 МГц и будет нормально работать".

В сухом остатке (достаточно капитанский) вопрос - как сформировать с минимальными усилиями pin_clk, pin_f1, pin_f2 и желательно без pll.

[Improver]

Я думал, что МХ2 формируется в D36, а на неё ничего кроме задающего генератора не влияет. Если не брать в расчёт регистр состояния.
Значит МХ2 не может "формироваться в видео".
Или я ошибаюсь?

Точно, это я ошибся -- в моей схеме МХ2 формировался в видеокарте, а на первом Векторе был в D36 (во втором в D79.2), но это тоже можно отнести к части схемы сигналов управления памятью, которые влияют на процессор.

[KTSerg]

Спаял переходник DIP40 - девборда. Для начала, на ШД поставил TXB0108, на все остальные LVX4245.
Собрал интерфейс для vm80a.
По входному F1 сгенерировал новые F1 и F2, выставил их относительно импульсов 6МГц...
Не взлетело
После нажатия/отпускания БЛК+ВВОД осциллограф показывает, что появляются пачки импульсов на ШД, ША, управлении... вроде как оживает, но сразу замолкает. На всех выводах всё пропадает.
Вектор рандомно изменяет тональность писка после каждого ресета.
Логическим анализатором выловил, что после ресета появляются "строб сост.", но вместо ЧТЗУ идут импульсы ЧТВВ.
Корректность шины данных пока не могу проверить, сканер ВУ снова завыёживался.

[KTSerg]

Не могу понять, почему ПЛИС-проц вообще останавливается...
Тактовые F1 и F2 - вижу, из входных с Вектора кроме F1 есть ещё INT (если правильно помню).
Единственное объяснение, которое приходи в голову, в шуме ШД ловит команду "HLT".
Если действительно ловит HLT, то удивляет, с каким упорством и постоянством. Разброс по времени "работы" минимальный.

[ivagor]

KTSerg, что подал на pin_clk?

[KTSerg]

KTSerg, что подал на pin_clk?

Для начала 100МГц.
Счётчиков в ядре не заметил, к частоте вроде не должно быть привязано. От частоты ядра, на сколько я понял, будет зависеть только быстрота (и стабильность) реакции ядра на изменения состояний некоторых регистров и сигналов.
С другой стороны, основные процессы начинаются по фронтам F1 и F2, а они от pin_clk не зависят, они сами по себе.
По тому, что успел отловить сканером и анализатором, "ЧТВВ" и "строб сост." выглядят адекватно.

- - - Добавлено - - -

Вообще, для отладки, было-бы замечательно организовать остановку "процессора" на каждом цикле, чтобы смотреть, что происходит.
С другой стороны, если сканер-ВУ заработает, то 40-ка сканируемых сигналов с семплированием 5нс надеюсь будет достаточно...

[ivagor]

Для начала 100МГц.

pin_clk с отдельного генератора, а pin_f1 и pin_f2 из векторовских сигналов (из 6 МГц и F1, если я правильно понял)?

Единственное объяснение, которое приходи в голову, в шуме ШД ловит команду "HLT"

По слову состояния можно увидеть, какой цикл выполняет процессор, правда без логического анализатора тут вряд ли получится.

Можно сделать обертку для проца внутри плиса и пускать наружу только ограниченный набор сигналов. Например можно все чтение делать из внутренней памяти (в которую записать какой-нибудь минималистичный тестик), а наружу только записывать.

[KTSerg]

pin_clk с отдельного генератора, а pin_f1 и pin_f2 из векторовских сигналов (из 6 МГц и F1, если я правильно понял)?
...

pin_clk, pin_f1, pin_f2 - от генератора ПЛИС.
От входного F1 по переднему фронту перезапускается счетчик. По конкретным значениям счетчика формируются фронты/спады импульсов для pin_f1 и pin_f2.
Результат смотрел сканером с семплированием 5нс, от оригинальных F1 и F2 (снятых до преобразования их в 12В) не отличить.

- - - Добавлено - - -

...
Можно сделать обертку для проца внутри плиса и пускать наружу только ограниченный набор сигналов. Например можно все чтение делать из внутренней памяти (в которую записать какой-нибудь минималистичный тестик), а наружу только записывать.

В проектах для vm80a.v похоже идут такие тестовые обертки, но для меня пока это слишком сложно.