Реинкарнация Вектор ПК-6128ц

[Improver]

Новости по проекту:

• Работа шины ВУ исправлена, причина сбоев оказалась в сигнале СТЕК. Точнее сказать причина была в том, что этот сигнал мог быть выставлен в циклах процессора Т4, Т5, Т6 в случае, если младший байт адреса совпадал с кодом команд PUSH/POP/XTHL. После исправления схемы все тесты проходят, МДОСы запускаются, т.е. на ПК-6128ц работают внешние устройства Вектора. Причём из-за повторения сигналов ШАП Вектора, квази-диски, поддерживающие резервное питание, можно переключать с сохранением информации.
• Собрал внутренний квази-диск для ПК-6128ц++, схему с разводкой и гербер-файлы выложил на гитхаб. Квази-диск сделал сразу двойным, на 512кБ, управляется он также, как и два квазидиска для Вектора, по портам 10h и 11h, но с одним ограничением -- в следствие того, что использован один чип на 512кБ невозможно одновременное обращение к двум КД. Но это и в эмуляторах невозможно сделать, если что...

Схему, разводку и другие файлы проекта на гитхабе обновил.

В общем, на данный момент все узлы ПК-6128ц++ работают, в остатках только мелкие доработки и дальнейшее развитие, а именно:

• Хорошо бы сделать выключение сигнала CAS на шине ВУ при отсутствии БЛК, как на Векторе. Работе КД это не мешает, но всё-таки...
• Не помешает протестировать подключение комбодевайсов -- из-за того, что большая часть периферии уже есть в составе ПК, возможны конфликты по портам, надо будет как-то их отключать, или переключать на другие адреса...
• Ещё надо попробовать заменить С3 (в схеме видеоЦАП) на больший по ёмкости, либо даже переделать схему на ЦАП по схеме R2R.
• Можно переделать схему с к155ре3 на GAL.
• Также можно попробовать заменить триггеры задержки в схеме формирования видео на регистры 74HC597.
• Возможно стоит разработать платы процессора на КР580ВМ80А и Z80, может даже с повышением частоты.
• И, думаю, надо попробовать собрать внутренний контроллер НЖМД на SSD типа DOM, тем более, что из-за совмещения КД один внутренний порт освободился.

[Improver]

Неожиданно пришла идея разгона ПК-6128ц без повышения частоты... Попробовал вот такой вариант прошивки РЕ3:

Адр.     0 1 2 3  4 5 6 7  8 9 A B  C D E F
D0(RATO) 0 1 1 1  1 1 1 1  1 0 0 0  0 0 0 0 -- доступ процессора к памяти
D1(RAS)  0 0 0 1  0 0 0 1  0 0 0 1  1 0 0 0
D2(CAS)  1 1 1 1  1 0 0 1  1 0 0 1  1 1 1 1 -- для шины ВУ
D3(MX1)  1 1 1 1  0 0 0 1  0 0 0 1  1 1 1 1 -- 0 = адрес по CAS, 1 = адрес по RAS
D4(MX2)  1 1 1 1  0 0 0 0  0 0 0 0  1 1 1 1 -- ОЗУ / Графика
D5(FR6)  1 1 1 1  1 1 1 1  1 1 1 1  1 1 0 0 -- чтение первой пары регистров (по положительному фронту F6M)
D6(FR7)  1 1 0 0  1 1 1 1  1 1 1 1  1 1 1 1 -- чтение второй пары регистров (по положительному фронту F6M)
D7(FR1)  1 1 1 1  1 1 1 1  0 0 0 0  0 0 0 0 -- 13-й бит адреса (графика) + тактовая частота 750кГц
         ^^^^^^^  ^^^^^^^^^^^^^^^^  ^^^^^^^
          Экран    ОЗУ 1      2      Экран

Адр.    10 ...                            1F - Вариант ускоренного режима работы
D0(RATO) 1 1 1 1  1 1 1 1  1 1 1 1  1 1 1 1 -- доступ процессора к памяти
D1(RAS)  0 0 0 1  0 0 0 1  0 0 0 1  0 0 0 1
D2(CAS)  1 0 0 1  1 0 0 1  1 0 0 1  1 0 0 1
D3(MX1)  0 0 0 1  0 0 0 1  0 0 0 1  0 0 0 1
D4(MX2)  0 0 0 0  0 0 0 0  0 0 0 0  0 0 0 0 -- ОЗУ
D5(FR6)  1 1 1 1  1 1 1 1  1 1 1 1  1 1 1 1
D6(FR7)  1 1 1 1  1 1 1 1  1 1 1 1  1 1 1 1
D7(FR1)  1 1 1 1  1 1 1 1  0 0 0 0  1 1 1 1 -- тактовая частота 750кГц. Бит 1C -- выравнивание ССИ
         ^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^
                         ОЗУ

F 6МГц   0 1 0 1  0 1 0 1  0 1 0 1  0 1 0 1 -- тактовая частота генератора
SVNC     1 0 0 1  1 0 0 1  1 0 0 1  1 0 0 1 -- тактовая частота процессора

Получается так: при выводе пикселей вместо одного Т из четырёх память доступна на два Т подряд, на какой попадёт такт Т3, что немного сокращает размер TW. А при выводе бордюра и КСИ/ССИ память теперь доступна постоянно, а не кратно двум по тактам, как ранее. Теоретически, лучше было бы сделать такты "Экран/ОЗУ" через один, но в текущей схеме это приведёт к неправильному выводу чётных/нечётных пикселей.

В итоге, производительность ещё немного возросла и, в дополнение к предыдущим результатам теста от ivagor, вот новые значения:


Ну и для полноты картины, вот изображение теста clrspace, как оно выглядит с новой прошивкой:


С новой прошивкой стали иногда появляться сбои при чтении с "магнитофона", а в остальном прошивка работает, глюков в памяти и в работе ПК не выявлено. Единственное, забыл ещё протестировать работу новой прошивки с внешним квази-диском (внутренний работает без проблем).

[ivagor]

При неравномерном торможении для измерения средней температуры по больнице лучше vst без vi53. Ну и повторюсь, что подобные варианты не будут реализованы в эмуляторах, поэтому ориентироваться на них при написании или модификации программ проблематично.

[Improver]

подобные варианты не будут реализованы в эмуляторах, поэтому ориентироваться на них при написании или модификации программ проблематично.

Согласен. Это "чисто академический" интерес...

- - - Добавлено - - -

При неравномерном торможении

Кстати, можно сделать равномерное торможение с ускорением -- при КСИ/ССИ отключить два такта, сделать как в основном цикле. Надо будет протестировать, как это повлияет на быстродействие.

[Improver]

Для проверки возможностей разгона запустил ещё такой вариант прошивки РЕ3:

Адр.     0 1 2 3  4 5 6 7  8 9 A B  C D E F
D0(RATO) 1 0 0 0  0 1 1 1  1 0 0 0  0 1 1 1 -- доступ процессора к памяти
D1(RAS)  0 0 0 1  0 0 0 1  0 0 0 1  1 0 0 0
D2(CAS)  1 0 0 1  1 1 1 1  1 0 0 1  1 1 1 1 -- для шины ВУ
D3(MX1)  0 0 0 1  1 1 1 1  0 0 0 1  1 1 1 1 -- 0 = адрес по CAS, 1 = адрес по RAS
D4(MX2)  0 0 0 0  1 1 1 1  0 0 0 0  1 1 1 1 -- ОЗУ / Графика
D5(FR6)  1 1 1 1  1 1 1 1  1 1 1 1  1 1 0 0 -- чтение первой пары регистров (по положительному фронту F6M)
D6(FR7)  1 1 1 1  1 1 0 0  1 1 1 1  1 1 1 1 -- чтение второй пары регистров (по положительному фронту F6M)
D7(FR1)  1 1 1 1  1 1 1 1  0 0 0 0  0 0 0 0 -- 13-й бит адреса (графика) + тактовая частота 750кГц
         ^^^^^^^  ^^^^^^^  ^^^^^^^  ^^^^^^^
          ОЗУ 1    Экран    ОЗУ 2    Экран

Адр.    10 ...                            1F - Вариант ускоренного режима работы
D0(RATO) 1 0 0 0  0 1 1 1  1 0 0 0  0 1 1 1 -- доступ процессора к памяти
D1(RAS)  0 0 0 1  1 1 1 1  0 0 0 1  1 1 1 1
D2(CAS)  1 0 0 1  1 1 1 1  1 0 0 1  1 1 1 1
D3(MX1)  0 0 0 1  1 1 1 1  0 0 0 1  1 1 1 1
D4(MX2)  0 0 0 0  0 0 0 0  0 0 0 0  0 0 0 0 -- ОЗУ
D5(FR6)  1 1 1 1  1 1 1 1  1 1 1 1  1 1 1 1
D6(FR7)  1 1 1 1  1 1 1 1  1 1 1 1  1 1 1 1
D7(FR1)  1 1 1 1  1 1 1 1  0 0 0 0  1 1 1 1 -- тактовая частота 750кГц. Бит 1C -- выравнивание ССИ
         ^^^^^^^           ^^^^^^^
          ОЗУ 1             ОЗУ 2

F 6МГц   0 1 0 1  0 1 0 1  0 1 0 1  0 1 0 1 -- тактовая частота генератора
SVNC     1 0 0 1  1 0 0 1  1 0 0 1  1 0 0 1 -- тактовая частота процессора

Т.е. тут получается торможение процессора равномерное, в отличие от предыдущего варианта, но кратность выравнивания тактов процессора равна двум, а не четырём, как на обычном ПК-6128ц и Векторе. К сожалению, при этом будет сдвиг пикселей на изображении, эту прошивку без переделки схемы использовать не стоит, хотя других ошибок в работе ПК она не вызывает и проверить быстродействие с ней можно.

Вот результаты теста, по некоторым командам видно ускорение:


А вот если делать два такта ОЗУ и два такта экран, без чередования, то результаты ничем не отличаются от прошивки с выравниванием тактов процессора с кратностью 4.

P.S. Как выглядит картинка с этой прошивкой

[свернуть]

[ivagor]

Извините за повтор, но при доступе через такт 8085 в принципе может обеспечить прозрачный доступ проца к озу, доказательством чего является zx8085 Micka. И теоретически все же можно получить ускорение при доступе 2 через 2. У 8085 довольно долгие обращения к памяти, насколько помню почти 2 такта. Если их удачно сдвинуть (есть нюанс с тактированием проца, см. zx8085), то получается, что один такт задержки совсем не помеха, а два такта подряд - как один. Но это теоретически, т.к. уже сильные изменения по сравнению с 6128.

[Improver]

Извините за повтор, но при доступе через такт 8085 в принципе может обеспечить прозрачный доступ проца к озу

Да, я помню, и к этому стремлюсь.

[ivagor]

Опять повторяюсь, но отсутствие торможения интересно в основном готовой эмуляцией такого варианта в Emu при минимальном редактировании конфига. А с точки зрения минимизации изменений 6128 мне кажется проще удвоить тактовую проца при сохранении тормозов, часть команд ускорится.

[Improver]

Продолжаю эксперименты с разгоном по памяти: заменил-таки D45 и D47 на регистры 74HC597 и, соответственно, убрал триггер задержки D49, что позволило ещё немного поиграться с таймингами. К сожалению, параллельная загрузка на 74HC597 немного отличается от 74HC166, из-за чего пришлось сгенерировать для них свой сигнал в ущерб MX1, но это не критично -- МХ1 можно получить просто через один логический элемент ИЛИ. Циклы работы в прошивке получились такие:

Адр.     0 1 2 3  4 5 6 7  8 9 A B  C D E F
D0(RATO) 0 1 1 1  1 1 1 1  1 1 1 1  1 0 0 0 -- доступ процессора к памяти
D1(RAS)  0 0 0 1  0 0 0 1  0 0 0 1  0 0 0 1
D2(CAS)  1 1 1 1  1 0 0 1  1 0 0 1  1 0 0 1 -- для шины ВУ
D3(FR71) 1 1 1 0  1 1 1 1  1 1 1 1  1 1 1 1 -- FR7 для D45 и D47; MX1 = (MX2 or RAS)
D4(MX2)  1 1 1 1  0 0 0 0  0 0 0 0  0 0 0 0 -- ОЗУ / Графика
D5(FR6)  0 1 1 1  1 1 1 1  1 1 1 1  1 1 0 0 -- сохранение в буфер регистров D45 и D47
D6(FR7)  1 1 0 0  1 1 1 1  1 1 1 1  1 1 1 1 -- параллельная загрузка в регистры (по положительному фронту F6M)
D7(FR1)  0 0 1 1  1 1 1 1  0 0 0 0  0 0 0 0 -- 13-й бит адреса (графика) + тактовая частота 750кГц
         ^^^^^^^  ^^^^^^^^^^^^^^^^^^^^^^^^^
          Экран              ОЗУ

Адр.    10 ...                            1F - Вариант ускоренного режима работы
D0(RATO) 1 1 1 1  1 1 1 1  1 1 1 1  1 1 1 1 -- доступ процессора к памяти
D1(RAS)  0 0 0 1  0 0 0 1  0 0 0 1  0 0 0 1
D2(CAS)  1 0 0 1  1 0 0 1  1 0 0 1  1 0 0 1
D3(FR71) 1 1 1 1  1 1 1 1  1 1 1 1  1 1 1 1
D4(MX2)  0 0 0 0  0 0 0 0  0 0 0 0  0 0 0 0 -- ОЗУ
D5(FR6)  1 1 1 1  1 1 1 1  1 1 1 1  1 1 1 1
D6(FR7)  1 1 1 1  1 1 1 1  1 1 1 1  1 1 1 1
D7(FR1)  1 1 1 1  1 1 1 1  0 0 0 0  1 1 1 1 -- тактовая частота 750кГц. Бит 1C -- выравнивание ССИ
         ^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^
                       ОЗУ

F 6МГц   0 1 0 1  0 1 0 1  0 1 0 1  0 1 0 1 -- тактовая частота генератора
SVNC     1 0 0 1  1 0 0 1  1 0 0 1  1 0 0 1 -- тактовая частота процессора

Получается так: 3 такта доступ к памяти и 1 к экрану. Или 3/4 к 1/4...
По тесту VST есть улучшение показателей по сравнению с предыдущими значениями:



А вот VSTVI53 почему-то наоборот, показатели снизил, и объяснения этому у меня нет. Вот результаты:



Практически да, можно обращения к памяти экрана вообще задвинуть в промежутки между обращениями к памяти процессора, но для этого требуется либо инвертировать частоту F 6МГц (иначе положительные фронты там не попадают в нужное место), либо D46 и D48 также заменить на 74HC597.

[ivagor]

В vstvi53 тоже все нормально, ускорение есть, там результаты интерпретируются иначе.
Для 3 МГц пересчет результатов тестов в такты
vst: 312*192/результат
vstvi53: результат/1000
Нецелые значения, которые получаются для ряда команд при таком варианте торможения - это чередование целых, например 7 и 8 и т.д.