Подскажите схему для сложения 2 шт. 15-бит чисел

[MM]

Уважаемые радиолюбители, пожалуйста, подскажите схемное решение для быстрого сложения 2 шт. 15-бит двоичных чисел, с быстродействием не более 100 нс. Выход - 16-бит число.

[Advertiser]

[Vasily_A]

любая CPLD в корпусе больше чем 44 ноги, это если без предрассудков.
или три восьмибитных быстрых пзу, с перекидыванием разряда переполнения данных из младшей на адрес в старшую (три потому, что из 2-х получить 16 на выходе из за переполнения в младшей пзу не получится.)
или две 16 бит, тогда скорость меньше, найти проще...

[Rio444]

CPLD конечно проще всего, если не учитывать, что больше 44 ног в корпусе TQFP - это уже 100 ног с шагом 0,5 мм.
Либо искать древнюю Max 7000S в корпусе PLCC-84.

Ещё как вариант - четыре штуки 74LS283. На али в достатке.

[MM]

вариант - четыре штуки 74LS283

Т.е. например если на 1-м входе число 00121, а на втором входе - 10002, на выходе будет число 10123 ?

[null_device]

MM, в целом, именно это и делает сумматор. В двоичном виде значений на входных и выходной шине.
Внутри микросхем производится логическое сложение сигналов на входах А (0-3) и В (0-3). При переполнении старшего разряда на выходе Р взводится сигнал признака "переполнения".
Грубо говоря, к вашей схеме остаётся добавить ещё один корпус по образцу предыдущих каскадов.

[MM]

Это в общем для организации скролла в специфическом ретро-видеоконтроллере на мелкоте, с VGA таймингами.