небольшие уточнения
Есть одна мысль с вынесением всего архитектурного состояния из ядра во внешнюю память.
- Считывается из памяти значение Счётчика Команд PC
- Считывается код команды по адресу PC
- Считываются из памяти нужные РОН / PSW
- Выполняется команда
- Сохраняются в память все изменённые РОН / PSW
- Сохраняется в память Счётчик Команд PC
Тем самым, переключая страницы ОЗУ можно легко переключаться между задачами, а также наращивать мультипроцессорную систему.
Понятное дело, это потребует гигантского количества циклов.
Опытные схемы в Logisim и модели в Verilog почти работали. Счётчик машинных циклов задавал от двух до десяти циклов, что занимало от 6 до 30 тактов на одну атомарную инструкцию.
Нейросеть заявляет, что пдобных архитектур в чистом виде не знает, хотя чем-то похоже на SPARC.
P.S.: Нейросеть рекомендует инструкцию HLT переименовать в BRK, что отсылает уже к прототипу 2019 года, когда я мнемонически думал назвать код 00 вообще END.
Но, всё это - косметика, так как не меняет ни сути, ни логики. Лишь облегчает визуальное ассоциативное восприятие.
Ответить с цитированием