Проектирование процессора

[andrews]

Я бы опробовал все конструкции русского языка. Например: "почему ты не хочешь понять, что во-первых..." и т.д. Проверял усвоение знаний контрольными вопросами, возможно с выбором вариантов( верный и не верный). "Ты сделала неправильный выбор, потому что..." "Сколько раз тебе говорить, что..." "Даже мне понятно, что..." "Объясни, что непонятного в том, что..." ну и т.д. и т.п. Как будто бы перед Вами туповатый и/или ленивый ученик. И не закрывайте чат, в котором она показала понимание. Мне не известно, переходит ли полученное знание на все открытые чаты в аккаунте или нет.

Вот только что она пыталась настоять в моем проекте на неработающей версии деления двух целых чисел для z80. Я ее "загнал в угол" вот такой фразой.

"Меня моя версия вполне устраивает. Она оттестирована и рабочая"
После чего последовало:
"Отлично! Если ваша версия процедуры деления работает корректно и прошла тестирование, оставлю её без изменений. Вот полный код zxcc.cpp с вашей рабочей версией деления"

[Advertiser]

[Alikberov]

Я бы опробовал все конструкции русского языка

В конце-концов я лишний раз убедился, что нейронка может помочь лишь в подборе корректных терминологий (делегаты точнее отражают суть, чем маргиналы) и обратить внимание на то, что годами не привлекало внимания (ссылки, где делегат и база - один регистр: Примерно как «MOV AX,BX:[BX]»).

Общее представление о делегатах
Для ясности, в качестве примера возьмём самую популярную архитектуру - Intel x86.
Так как сегментные регистры CS: DS: ES: FS: GS: SS: не являются ортогональными РОН, для упрощения буду успользовать вольную адресацию.

Например, здесь «MOV AL,DX:[BX+1]» - регистр DX работает в качестве сегментного.
Однако, нейронка спросила, как интерпретировать инструкцию «MOV AL,BX:[BX+1]», где регистр BX - и сегмент, и база?
И вот эта ситуация поставила меня в тупик.

В классике жанра, нейросеть предложила просто вырабатывать исключение в таких случаях. Однако, это - не мой метод, так как дешифратор команд имеет сложную эвристику, чтобы избежать исключений.
Например, аналогичное «ADD AX,FX» - это просто «INC AX», так как регистр признаков FX игнорируется и отбрасывается.
Аналогично как и «ADD FX,AX», где нельзя с флагами проводить непосредственные операции АЛУ: Это «CINC AX» - условный INC по признаку CF. То есть, «ADD AX,CF».

Таким образом, инструкция «MOV DX:[DX+CX*12+3],BX» должна тоже что-то полезное выполнять, а не генерировать исключение по пустякам.

Адресация делегатами
Если в x86 вектор «ES:[BX]» формирует -20-битный адрес ((ES<<4)+BX), у меня шина адреса - 16-битная.
Но, регистр сегмента выдаётся как адрес отдельным сигналом (BX по сигналу ALE, ES по сигналу делегирования DEL).
То есть, если аппаратно система работает только с ALE, инструкции с делегированием адресного пространства не будут работать с 4 Гб памяти внешней периферии.
А если DEL учитывается, то по DEL формируется индекс УВВ (65536 УВВ страницами по 65536 ячеек - 4 Гб), что позволяет в 8-битной среде с 16-битной адресацией через регистровые пары формировать 32-разрядный адрес.

Согласитесь: Это довольно необычно.

Это всё в комплексе и срывает башню нейросети.
Она не предлагает подходящие решения, а засыпает меня десятком шаблонных решений: Разыменование указателей, генерация исключений и т.п.

P.S.: Просто нужно сесть и попытаться написать очередной WYSIWISC-эмулятор с учётом достигнутых соображений.
А потом - посмотреть, как интерпретировать все эти странные инструкции.