Проектирование процессора

[Alikberov]

Есть одна мысль с вынесением всего архитектурного состояния из ядра во внешнюю память.

• Считывается из памяти значение Счётчика Команд PC
• Считывается код команды по адресу PC
• Считываются из памяти нужные РОН / PSW
• Выполняется команда
• Сохраняются в память все изменённые РОН / PSW
• Сохраняется в память Счётчик Команд PC

Тем самым, переключая страницы ОЗУ можно легко переключаться между задачами, а также наращивать мультипроцессорную систему.

Понятное дело, это потребует гигантского количества циклов.
Опытные схемы в Logisim и модели в Verilog почти работали. Счётчик машинных циклов задавал от двух до десяти циклов, что занимало от 6 до 30 тактов на одну атомарную инструкцию.

Нейросеть заявляет, что пдобных архитектур в чистом виде не знает, хотя чем-то похоже на SPARC.

P.S.: Нейросеть рекомендует инструкцию HLT переименовать в BRK, что отсылает уже к прототипу 2019 года, когда я мнемонически думал назвать код 00 вообще END.
Но, всё это - косметика, так как не меняет ни сути, ни логики. Лишь облегчает визуальное ассоциативное восприятие.

[Advertiser]

[Alikberov]

Перепроектировал схему дешифратора команд.
Минимум вентилей - не более трёх на цепочку "бинарный код - операция".

Здесь сигнал HLT_OP отсутствует и предполагает обработку через PTR_OP, так как разбор префиксов - довольно сложное дело и можно переложить HLT/BRK на него как частный случай.