С любовью к вам, Yandex.Direct
Размещение рекламы на форуме способствует его дальнейшему развитию
дис ему раши: https://discord.gg/BMNEQWnDpW
Titus(20.10.2024)
Актуальная трассировка тут:
https://drive.google.com/file/d/1--3...ew?usp=sharing
В целом очень приятно реверсится, сидишь себе слакаешь, абузишь фотошоп и даже что-то получается.
Не уверен что есть ещё смысл рисовать шланги (это перегон одной картинки - в другую), а вот разметить вентили перед дероутом будет полезно.
все ячейки идентифицированы, очень понравилось распутывать паззл! логические элементы FERRANTI это нечто конгениальное конечно.. не сравнить с тупыми "рогами" полисиликона у обычных Gate array
картинка по ссылке обновлена, думаю вскоре чип будет отдероутен.
anasana(22.10.2024), Titus(22.10.2024), wan-derer.ru(29.10.2024)
Всё, размотал юлу. Результаты выложены на гитхаб: https://github.com/emu-russia/ula
Continuity нетлиста проверил, соплей не найдено.
Верилог: https://github.com/emu-russia/ula/bl...ist/ula6c001.v
Схема дизайна для вкуривания: https://github.com/emu-russia/ula/bl...n/ula6c001.png (осторожно, большая картинка)
Про пинаут и пады юлы: https://github.com/emu-russia/ula/blob/main/pads.md
CodeMaster(27.10.2024), NiKa(25.10.2024), shadwork(25.10.2024), SoftLight(25.10.2024), Titus(25.10.2024), wan-derer.ru(29.10.2024)
Бутанул юлу в икарусе, можно спокойно ковырять и ставить эксперименты:
Для этого пришлось сделать все норы - бехавиорал, чтобы симулировать RS флип флопы, на которых построены элементы памяти.
module ula_nor ( a, b, x);
input wire a;
input wire b;
output reg x;
// To simulate RS flip flops we use behavioral model
always @ (a or b) begin
if (a == 1'b0 && b == 1'b0) begin
x = 1'b1;
end
else
x = 1'b0;
end
// nor (x, a, b);
endmodule // ula_nor
Тестбенч тут: https://github.com/emu-russia/ula/tree/main/icarus
and1981(01.11.2024), Titus(25.10.2024), wan-derer.ru(29.10.2024)
Завершено аннотирование схемы, полученной из восстановленного нетлиста:
https://github.com/emu-russia/ula/bl..._annotated.png
То есть цель теперь - растащить "декомпил" полученный автоматически экспортом верилога - во что-то более осмысленное и распиленное на суб-модули.
На картинке разными цветами отмечены разные модули, из которых сделана ULA.
В целом модули совпадают с тем, что описано в книге Смита по юле (которая тут пролетала на форуме), старался давать аналогичные названия сигналов, там где это возможно.
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)