Цитата Сообщение от heroy
Не, сам пишеш, (хотя есть достаточно интересное мероприятие SystemC, Вроде его уже довели до синтезируемого) но это уже когда проект становиться достаточно большой, скажем когда у тебя один такт процесора будет симулиться по 2 минуты то ничего другого не останеться, а в FPGA нативной нет такого удобства отладки как в средах когда после исправления == на != ненадо перкомпиливать весь проект и перезаливать его в отладочный наборчик.
Не представляю, как это сам. Сам я могу логический эмулятор сделать (собственно уже). Есть icarus verilog - он автоматом может C-модель сделать. Но с ним неудобно работать: командная строка, не очень люблю. Но если приспичит, буду юзать.