Не пойму, как работает "прозрачный доступ" к ОЗУ (читал М.Буна)

[IanPo]

Что я понял из схемы и статей Буна, так это как
отключаются-подключаются проц и контроллер
к памяти. Но Бун пишет, что контроллер дисплея
и проц друг другу не мешают.
Однако:
1. К линейке ОЗУ одновременно может обратиться
только 1 устройство (проц или контроллер).
2. Вывод на экран не может задерживаться из-за
того, что проц хочет обратиться к памяти.
Вот как это сделано в арбитре - не понимаю.
(Как это сделать с WAIT - примерно понимаю).
Кто-нибудь может объяснить?

[Advertiser]

[icebear]

Вот как это сделано в арбитре - не понимаю.
(Как это сделать с WAIT - примерно понимаю).
Кто-нибудь может объяснить?

Общий принцип такой: арбитр тактируется частотой выше (например в два раза) чем самый "быстрый" узел схемы, осуществляющий доступ к памяти. При этом каждый первый такт арбитр подключает один узел к памяти, а каждый второй такт - другой узел. Таким образом общая шина памяти делится между двумя узлами.

[bigral]

Общий принцип такой: арбитр тактируется частотой выше (например в два раза) чем самый "быстрый" узел схемы, осуществляющий доступ к памяти. При этом каждый первый такт арбитр подключает один узел к памяти, а каждый второй такт - другой узел. Таким образом общая шина памяти делится между двумя узлами.

процессор продолжает выгребать данные с той же скоростью так как его частота не меняется - значит во время доступа проца память должна работать на той же скорости как и раньше, другой вопрос что данные для видеоконтроллера можно успеть выгребсти во время того как процессор производит RЕFRЕSH на большей чем обычно скорости. Такая схема потеряет совместимость со спектрумом (snow effect, contended memory).

[icebear]

процессор продолжает выгребать данные с той же скоростью так как его частота не меняется - значит во время доступа проца память должна работать на той же скорости как и раньше, другой вопрос что данные для видеоконтроллера можно успеть выгребсти во время того как процессор производит RЕFRЕSH на большей чем обычно скорости. Такая схема потеряет совместимость со спектрумом (snow effect, contended memory).

Вспомни, что у Z80 цикл доступа к памяти два-три такта (в зависимости от), это 1). А ВК читает "медленнее" процесcора, так как читает сразу 8 сосдених пикселей (и двигает их потом), это 2). Грубо говоря, память должна успеть отработать на скорости арбитра в самом худшем случае. А такого не произойдёт никогда, т.к. 1) и 2)

Есть более продвинутый способ, выгребать данные процессора в промежуточный буфер (обычный регистр, не фифо), ибо адрес и RD или WR висят не один такт процессора в положеном состоянии. Мало того, при таком раскладе память будет работать на половине частоты процессора (снова грубо говроя Т1 - engage, Т2 - execute, Т3 - fetch).

[IanPo]

Продолжаю думать над схемой, возник такой вопрос:
На диаграмме (рис.13) активизация сигнала CPU, разрешающего процессору доступ к памяти (и отключающего дисп.контроллер), приходится на второй такт. В этом случае схема работает. А если контроллеру нужно считать байт именно во втором такте? Ведь никакой привязки к тактам процессора у него нет, так что может попасть и на второй такт, а по сигналу /MREQ контроллер во 2-м такте отключится от ОЗУ и включится проц. Т.е. контроллеру надо считать, а проц его отключает. Вот никак этот момент не пойму. По картинке сигнал CPU непериодический, т.к. у проца разное количество тактов на операцию, а триггер DD5 работает от /MREQ.

[Keeper]

Ведь никакой привязки к тактам процессора у него нет

Есть , Все тактируется от одного генератора...

[KALDYH]

У Пентагона (наглядный пример компьютера с "прозрачным" доступом к ОЗУ) между памятью и видеовыходом стоит 3 последовательно включенных регистра, образующие FIFO буфер. Особенности работы не помню, схему изучите.

[IanPo]

Есть , Все тактируется от одного генератора...

Это я понимаю, но у процессора разное кол-во тактов на операцию (fetch - 4 , read - 3), и контроллер не знает, когда у процессора будет T1.

[Zloy]

Это я понимаю, но у процессора разное кол-во тактов на операцию (fetch - 4 , read - 3), и контроллер не знает, когда у процессора будет T1.

Тоже задавался таким вопросом... так до конца и не понял.

[Keeper]

Ведь никакой привязки к тактам процессора у него нет, так что может попасть и на второй такт, а по сигналу /MREQ контроллер во 2-м такте отключится от ОЗУ и включится проц.

В общем видеоконтроллер читает данные из памяти несколько чаще чем ему нужно, по-этому видеоконтроллер не против отдать процессору доступ в "момент Т2". "Момент Т2" как раз и отслеживается триггером D5. А вот для формирования непосредственно изображения данные берутся из REG.DISP, а не из памяти, соответственно конфликта доступа к памяти не будет.