ZXNEXT

[Keeper]

Я думаю, там надо глобально дизассемблировать для начала, хотябы получить исходный текст, чтобы совместно со схемой уже рассматривать.

Думаю что лучше разбираться постепенно. А то вот разные подводные камушки будут попадаться...

0000    LD        SP,HL
0001    LD        A,I
0003    RETNZ
0004    IM        2
0006    LD        B,A
0007    DJNZ      0008     тут dnjz идет на следующий байт
0008    RST38               который 0xFF - при дизассемблировании
                                  будет бок, все равно дамп смотреть надо

0038    JP        (HL)       hl = 0

[Advertiser]

[Mick]

Думаю что лучше разбираться постепенно. А то вот разные подводные камушки будут попадаться...

0000    LD        SP,HL
0001    LD        A,I
0003    RETNZ
0004    IM        2
0006    LD        B,A
0007    DJNZ      0008     тут dnjz идет на следующий байт
0008    RST38               который 0xFF - при дизассемблировании
                                  будет бок, все равно дамп смотреть надо

0038    JP        (HL)       hl = 0

Ты не забывай, что еще надо отслеживать M1, а это значит что байт данных параметра для DJNZ будет из другой области памяти, а точнее из 408h => FEh. Посему может и непонятно. Они же хитрецы не звбывай

Так что эмулятор вряд ли поможет, тут наверное ручками придется.


P.S. Только что заметил неточность, вместо байта EFh, написанного мной должен быть байт FEh. Исправил это недоразумение. Извиняюсь

[Conan]

надо отслеживать M1, а это значит что байт данных параметра для DJNZ будет из другой области памяти, а точнее из 408h => EFh.

Правильное замечание. Но прежде всего надо осознать несколько ключевых подходов к программированию в такой системе:
1. Всегда следим за шиной адреса. Ибо все, что на нее попадает, может либо вызвать NMI, либо отразиться на экране. То есть надо представлять временные диаграммы (с точки зрения тактов и ША) для КАЖДОЙ КОММАНДЫ.
2. Ключевым элементом является переключение ША из «0» в «1» и наоборот. С первого взгляда вроде бы все просто: любой JP или JR. По факту сразу же вылезает IR. Поэтому единственной парой команд (из всех, что есть у Z80) которые могут использоваться для этого будет:
LD I,A
JP (HL)
Других однозначных последовательностей не существует. Разумеется, перед подобным переходом надо подготовить значения в регистрах.
3. В видеопроцессоре нет ОЗУ. Это значит, что все динамические данные передаются только через регистры Z80. Насколько я помню, задействованы практически полностью оба набора (основной и альтернативный).
4. По поводу возникновения NMI подробно расспросил JTN, ответы есть в теме «Расскажите про ZX Next».
5. Видеопроцессор регенерирует ОЗУ. Это значит, что даже вне экранных адресов он перебирает адреса в ОЗУ. Перед тем, как будет сгенерирован Reset для основного Z80, видеопроцессор уже проводит несколько (не помню уже сколько) циклов регенерации.
6. Надо уточнить (уже не помню) изначальные значения регистров, включая флаговый.

[Keeper]

Ты не забывай, что еще надо отслеживать M1, а это значит что байт данных параметра для DJNZ будет из другой области памяти, а точнее из 408h => EFh. Посему может и непонятно. Они же хитрецы не звбывай

Так что эмулятор вряд ли поможет, тут наверное ручками придется.

Вот тут я долго сомневался, я почему-то решил что /M1 генерится для всех байтов команды а не только для КОП. Спасибо.

Извиняюсь за тормоза, но я последний раз использовал асм Z80 в году эдак 2002 (xas rulez!!!) По-этому буду постепенно вспоминать

Эмулятор поможет т.к. для развернутой прошивки адрес данных получается добавлением 1024 к адресу следующего(их) байтов Увы, удобней врядли получится

Добавлено через 10 минут

1. Всегда следим за шиной адреса. Ибо все, что на нее попадает, может либо вызвать NMI, либо отразиться на экране. То есть надо представлять временные диаграммы (с точки зрения тактов и ША) для КАЖДОЙ КОММАНДЫ.

Я пока в первых байтах прошивки, там вроде NMI и INT не грозят

Я ещё повторю вопросы, интересно для общего развития: зачем /HALT CPU завели на D7 VCPU и зачем инверсный Q4 завели на D0 VCPU? Про NMI вы написали что это отдельная история, которую хотелось бы прочитать, хотя я снова перечитаю тему "Расскажите про ZX-NEXT" может я что-то пропустил.

[Conan]

зачем /HALT CPU завели на D7 VCPU

Это сделано для управления видеопроцессором. Через эту цепочку можно передавать различные команды в виде последовательностей HALT с CPU. Изначально планировалось использовать для запроса номера прошивки (как часть защиты, связывая номера в NEXT ROM Video и ROM CPU). Но потом от этого отказались, хотя кусок кода возможно и остался в ПЗУ. Практически использовалось для задачи видеорежима, когда требовалось переключение между 640*200 и 640*400 (интерлейс). Что зашито в конкретной ПЗУ сказать сложно.

зачем инверсный Q4 завели на D0 VCPU? Про NMI вы написали что это отдельная история, которую хотелось бы прочитать, хотя я снова перечитаю тему "Расскажите про ZX-NEXT" может я что-то пропустил.

Q4 заведен на D0 VPU для синхронизации. Дело в том, что видеопроцессор должен быть синхронизирован до такта с другими элементами компьютера (например, записью данных в регистр атрибутов и сдвиговой регистр пикселей). Алгоритм синхронизации очень простой, нужно лишь обнаружить момент переключения Q4 с помощью IN, а затем в зависимости от фазы выровнять кол-во тактов до определенного места в программе.
Есть и вторая функция у Q4: VPU отслеживает его (блокировку) для перехода в CGA (640*200).

Про NMI вы написали что это отдельная история, которую хотелось бы прочитать, хотя я снова перечитаю тему "Расскажите про ZX-NEXT" может я что-то пропустил.

Про NMI вот тут JTN спрашивал:
http://zx.pk.ru/showpost.php?p=3717&postcount=60

P.S. INT на VPUприходит постоянно, как обрабатывается сказать не могу – код не я готовил. Изначально в основном цикле прерывания были запрещены. Скорее всего, только при старте используется.