ПК-6128Ц: Обсуждение

[ivagor]

Когда писал про T2 совсем забыл, что в 6128, в отличие от zx8085, нет регистра на чтение данных из памяти и нужно совместить конец чтения из озу и T3 проца.

С учетом этого я бы сделал так

D0(RATO) 0 0 0 0  0 0 1 1  1 1 0 0  0 0 0 0
D1(RAS)  1 0 0 0  0 0 0 1  1 1 0 0  0 0 0 1
D2(CAS)  1 1 1 0  0 1 0 0  1 1 1 1  0 0 0 0
D3(MX1)  1 1 0 0  0 0 0 1  1 1 1 0  1 1 1 1
D4(MX2)  1 1 1 1  1 1 1 1  0 0 0 0  0 0 0 0
D5(FR6)  1 1 1 1  0 1 1 1  1 1 1 1  1 1 1 1
D6(FR7)  1 1 1 1  1 1 0 1  1 1 1 1  1 1 1 1
D7(FR1)  1 1 0 0  0 1 1 1  1 1 1 1  1 1 1 1
         ^^^^^^^^^^^^^^^^  ^^^^^^^^^^^^^^^^
               Экран             ОЗУ
Циклы:     Т1       Т2       TW       T3    -- норм

          ...       Т1       T2       T3    -- норм
	   
          ...      ...       T1       T2
           ТW       ТW       TW       T3... -- норм

          ...      ...      ...       T1
           Т2       ТW       TW       T3... -- норм

[свернуть]

Еще желательно уточнить насчет записи в РУ2. Т.к. 8085 выполняет mov r,r и dcr быстрее, то при сохранении векторовских зон непрограммируемости часть программм столкнулась бы с проблемами. В 6128 решили эту проблему сделав запись в РУ2 с одного OUT. Вероятно для этого надо подать p0Co на /WE РУ2. Ну и по крайней мере текущий /WPL я бы не стал туда подавать.

[Advertiser]

[Improver]

С учетом этого я бы сделал так

Хотя меня тут немного смущает практически постоянно активный сигнал RATO, может быть именно так и должно быть. И ещё, RAS/CAS я бы всё-таки сдвинул на один бит влево, по документации хоть и t_AD =~683нс, но это указано, как максимальное время, значит данные надо подготовить чуть раньше, возможно даже до начала Т3.

Еще желательно уточнить насчет записи в РУ2

Да, похоже, что тут я в схеме напутал. Надо будет пересмотреть ещё раз эту часть, в особенности куда тогда был подключён выход D8: D...

- - - Добавлено - - -

Логичнее его будет подключить к входу сброса D7:A, там ROM совсем не к месту, хотя номер линии на чертеже стоит "10".

[ivagor]

смущает практически постоянно активный сигнал RATO

Он активен один такт из 4, примерно как и в 06Ц.

RAS/CAS я бы всё-таки сдвинул на один бит влево

Если речь про RAS/CAS для проца, то ограничивающим фактором я считаю наличие сформированного адреса к спаду RAS. Вопрос в том, где реально начнется T2 с учетом всяких задержек и запаздываний.

[Improver]

Если речь про RAS/CAS для проца, то ограничивающим фактором я считаю наличие сформированного адреса к спаду RAS.

Ну насчёт этого можно не беспокоится -- адреса А8..А15 готовы в начале цикла Т1, адреса А0..А7 будут захвачены с процессора через T_LL = 1/2T-20, т.е. фактически в середине Т1. Схема формирования А15 и А16 на D63 даст задержку максимум 38нс, таким образом адрес уже к началу Т2 будет сформирован и на Т3 можно смело передавать его по RAS/CAS.

- - - Добавлено - - -

Исправил в схеме найденную ошибку с портом 0С (запись палитры), картинку в сообщении и исходники на гитхабе обновил.